特許

J-GLOBAL ID：200903051482162435

半導体装置

発明者： 佐藤 広利 ,  篠原 隆幸 ,  安田 憲一 ,  真壁 立 ,  石原 晴次 ,  山下 正之 ,  諏訪 真人 ,  奥垣 明 ,  片山 国弘 ,  森 茂 ,  板東 晃司 ,  早川 克己 ,  柴田 潤 ,  中村 靖宏
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2005-173357
公開番号（公開出願番号）：特開2006-351664
出願日： 2005年06月14日
公開日（公表日）： 2006年12月28日
要約：

【課題】 誤動作が発生し難い半導体装置を提供する。 【解決手段】 この半導体装置では、配線基板1の表面にメモリチップ2〜5とマイコンチップ6を積層し、マイコンチップ6に隣接してメモリチップ5の表面にインタポーザチップ7を配置し、マイコンチップ6のパッド16をインタポーザチップ7およびボンディングワイヤW2,W3を介して配線基板1のパッド11に接続する。したがって、インタポーザチップ7が無い場合に比べ、マイコンチップ6の端面の導電性のバリ26にボンディングワイヤWが接触し難くなる。【選択図】 図1

請求項（抜粋）：

配線基板の表面上にメモリチップとマイコンチップが積層された半導体装置であって、 前記マイコンチップに隣接して前記メモリチップの表面上にインタポーザチップが設けられ、 前記配線基板の表面の1辺に沿って複数の第1電極が配列され、 前記インタポーザチップの表面の前記複数の第1電極側の1辺に沿って複数の第2電極が配列され、 前記インタポーザチップの表面の前記マイコンチップ側の1辺に沿って複数の第3電極が配列され、 前記マイコンチップの表面の前記インタポーザチップ側の1辺に沿って複数の第4電極が配列され、 各第4電極はボンディングワイヤを介して対応の第3電極に接続され、 各第3電極は前記インタポーザチップの配線を介して対応の第2電極に接続され、 各第2電極はボンディングワイヤを介して対応の第1電極に接続され、 前記インタポーザチップの前記複数の第1電極側の端面には導電性部材が露出していないことを特徴とする、半導体装置。

IPC (4件)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18 ,  H01L 23/32

FI (2件)：

H01L25/08 Z ,  H01L23/32 D

引用特許：

出願人引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2003-013953   出願人：株式会社ルネサステクノロジ
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2000-022802   出願人：株式会社日立製作所, アキタ電子株式会社