特許

J-GLOBAL ID：200903051500484585

スパイクノイズ除去回路

発明者： 土屋 好伸
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平3-309339
公開番号（公開出願番号）：特開平5-191226
出願日： 1991年11月25日
公開日（公表日）： 1993年07月30日
要約：

【要約】【目的】 入力信号が“0”のとき発生するプラス方向のスパイクノイズと、入力信号が“1”のとき発生するマイナス方向のスパイクノイズの両方を除去する。【構成】 スパイクノイズ除去回路は、入力信号Aを遅延させる第1の遅延ゲート1と、第1の遅延ゲート1の遅延信号Bを遅延させる第2の遅延ゲート2と、入力信号Aと第1の遅延ゲート1の遅延信号Bの論理積をとる第1のアンドゲート3と、入力信号Aと第2の遅延ゲート2の遅延信号Cの論理積をとる第2のアンドゲート4と、第1の遅延ゲート1の遅延信号Bと第2の遅延ゲート2の遅延信号Cの論理積をとる第3のアンドゲート4と、3つのアンドゲート3、4、5の出力D、E、Fの論理和をとり、出力信号Gを出力するオアゲート6で構成されている。

請求項（抜粋）：

入力信号を遅延させる第1の遅延ゲートと、第1の遅延ゲートで遅延された信号をさらに遅延させる第2の遅延ゲートと、入力信号と第1の遅延ゲートで遅延された信号の論理積をとる第1のアンドゲートと、入力信号と第2の遅延ゲートで遅延された信号の論理積をとる第2のアンドゲートと、第1の遅延ゲートで遅延された信号と第2の遅延ゲートで遅延された信号の論理積をとる第3のアンドゲートと、前記3つのアンドゲートの出力の論理和をとるオアゲートを有するスパイクノイズ除去回路。