特許

J-GLOBAL ID：200903051508560450

半導体装置の製造方法

発明者： 木村 紳一郎 ,  野田 浩正 ,  小林 伸好 ,  後藤 康 ,  久▲禮▼ 得男
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-053400
公開番号（公開出願番号）：特開平7-263680
出願日： 1994年03月24日
公開日（公表日）： 1995年10月13日
要約：

【要約】【目的】 本発明は、メタルゲートによってゲート抵抗を低減したMOSFETの製造方法を提供するものである。【構成】 タングステン膜6の上に所望の形状の酸化膜7を形成し、露出したタングステン膜6上にタングステン10を選択成長させて、ゲート電極を形成する。【効果】 タングステンゲートは、従来のシリサイドを用いたゲート電極に比べて1/10以下の抵抗なので、高速に動作するMOSFETが実現される。

請求項（抜粋）：

半導体基板の第1の領域の表面に第1の絶縁膜を形成する第1の工程と、上記第1の絶縁膜の上に第1の金属膜を形成する第2の工程と、上記第1の金属膜の上に所望の形状の第2の絶縁膜を形成する第3の工程と、上記第3の工程の後に露出した上記第1の金属膜の上に選択的に第2の金属膜を形成する第4の工程と、上記第4の工程の後に上記第2の絶縁膜を除去する第5の工程と、上記第5の工程の後に露出した上記第1の金属膜を除去する第6の工程と、上記第6の工程の後に上記第2の金属膜をマスクとして上記第1の領域に第1の不純物を導入することにより上記第1の領域の導電型とは異なる導電型の第1の不純物領域を形成する第7の工程とを具備することを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 G ,  H01L 29/78 301 P