特許
J-GLOBAL ID：200903051524808950
マッチドフィルタ回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山本 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平10-249460
公開番号（公開出願番号）：特開2000-077977
出願日： 1998年09月03日
公開日（公表日）： 2000年03月14日
要約：
【要約】【目的】 マッチドフィルタ回路の低消費電力化。【構成】 アナログ入力信号をデジタル化し、これを対応ビットごとにビット加算し、ビット加算結果をビットシフトしてから加算する。
請求項（抜粋）：
アナログ電圧信号をデジタル電圧信号に変換するA/D変換器と;このA/D変換器から出力されるデジタル電圧信号を順次保持する複数のレジスタと;これらレジスタに対応した複数の1ビットの係数を保持し、かつ循環シフトするシフトレジスタと;前記レジスタに接続された複数の排他的論理和回路であって、前記係数と、前記デジタル電圧信号とのビット毎の排他的論理和を算出する排他的論理和回路と;これら排他的論理和回路の出力の各ビットに対応した複数のビット加算器であって、各加算回路は全て排他的論理和回路の対応ビットをデジタル加算するビット加算器と;各ビット加算器に対応して設けられた複数のシフタであって、排他的論理和回路出力の各ビットの重さに応じて前記ビット加算器の出力をビットシフトするシフタと;これらシフタの出力をデジタル加算する最終加算器と;を備えたマッチドフィルタ回路。
IPC (2件)：
H03H 17/02 601
, H04B 1/707
H03H 17/02 601 Z
, H04J 13/00 D
