特許

J-GLOBAL ID：200903051563613814

半導体装置およびその製造方法

発明者： 松原 義久 ,  河田 将人
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平9-336774
公開番号（公開出願番号）：特開平11-177065
出願日： 1997年12月08日
公開日（公表日）： 1999年07月02日
要約：

【要約】【目的】 メモリ領域のソース・ドレイン領域の不純物濃度を高くして浮遊ゲートからの電子の引き抜き速度を低下させないようにすると共に周辺回路のソース・ドレインにはシリサイド膜が確実に形成されるようにして低抵抗化を図る。【構成】 メモリ領域に浮遊ゲートを含むゲート電極111を形成し、周辺回路領域のポリシリコンにゲート電極112を形成する(a)。スペーサ113を形成した後、メモリ領域に5×1015/cm2 以上のヒ素を打ち込んで高濃度n型拡散層114bを形成し、周辺回路に3×1015/cm2 以下のヒ素とボロンを打ち込んで、低濃度n型拡散層114aとp型拡散層115を形成する(b)。膜厚30nm以下のチタン膜116を形成する(c)。減圧窒素雰囲気中で熱処理を行って、周辺回路のソース・ドレイン領域とゲート電極上にシリサイド膜117を形成する(d)。その後、窒素含有チタン膜119を除去する。

請求項（抜粋）：

フローティングゲートを有する不揮発性メモリセルトランジスタと、nチャネルMOSトランジスタ、または、nチャネルMOSトランジスタおよびpチャネルMOSトランジスタと、を備える半導体装置において、前記不揮発性メモリセルトランジスタのソース・ドレイン領域上には実質的にチタンシリサイド膜が形成されておらず、かつ、前記nチャネルMOSトランジスタ、または、前記nチャネルMOSトランジスタおよび前記pチャネルMOSトランジスタのソース・ドレイン領域上にはチタンシリサイド膜が形成されており、かつ、前記不揮発性メモリセルトランジスタのソース・ドレイン領域の不純物濃度は前記nチャネルMOSトランジスタのソース・ドレイン領域のそれより高いことを特徴とする半導体装置。

IPC (6件)：

H01L 27/115 ,  H01L 21/28 301 ,  H01L 27/10 481 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 434 ,  H01L 21/28 301 D ,  H01L 27/10 481 ,  H01L 29/78 371