特許

J-GLOBAL ID：200903051581642597

半導体装置の製造方法

発明者： 黒田 英明
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平10-037076
公開番号（公開出願番号）：特開平11-238859
出願日： 1998年02月19日
公開日（公表日）： 1999年08月31日
要約：

【要約】【課題】 DRAMとその他の素子とを混載した半導体装置において、同一材料からなるプレート電極とその他の配線とを薄膜化し、微細化及び高集積化を達成する。【解決手段】 DRAMとその他の素子とを同一基体上に設けてなる半導体装置の製造方法において、誘電体膜43で覆われた基体上に導電性材料層44を形成した後、導電性材料層44上に絶縁膜45を形成する。絶縁膜45及び導電性材料層44をエッチングすることで、導電性材料層44よりも下層のソース/ドレイン20やゲート電極16等の導電層に達する孔47を形成する。孔47内を導電性の埋め込み材料で埋め込んでプラグ49を形成した後、絶縁膜45及び導電性材料層44をパターニングすることで、導電性材料層44からなるDRAMのプレート電極44aとその他の素子の局所配線44bとを形成する。

請求項（抜粋）：

DRAMと、その他の素子とを同一基体上に設けてなる半導体装置の製造方法において、前記基体上に、導電性材料層を形成する工程と、前記導電性材料層上に絶縁膜を形成する工程と、前記絶縁膜及び前記導電性材料層をエッチングすることによって、当該導電性材料層よりも下層の導電層に達する孔を形成する工程と、前記孔内を導電性の埋め込み材料で埋め込む工程と、前記絶縁膜及び前記導電性材料層をパターニングすることによって、当該導電性材料層からなる前記DRAMのプレート電極と前記その他の素子の配線とを形成する工程とを行うこと特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28

FI (2件)：

H01L 27/10 621 B ,  H01L 21/28 L