特許
J-GLOBAL ID：200903051601056142
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
古谷 栄男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-161083
公開番号（公開出願番号）：特開平7-078999
出願日： 1993年06月30日
公開日（公表日）： 1995年03月20日
要約：
【要約】【目的】 エッチングの終点の検出が容易で、レジストの再生が容易な半導体装置の製造方法を提供する。【構成】 図2Bに示すように、ホトレジスト51、52をマスクとしてポリサイド層6およびシリコン酸化膜24をエッチングする。図2Cに示す様に、周辺トランジスタ領域M2にはゲート電極26が形成され、メモリセル領域M1にはコントロールゲート電極16が形成される。その後、周辺トランジスタ領域M2については全面をホトレジストで覆い、エッチングする。メモリセル領域M1においてはシリコン酸化膜24がマスクとして機能し、ポリシリコン層4および層間絶縁膜17が成形される。
請求項（抜粋）：
半導体基板の第1基板領域上に第1の層を形成する工程、前記第1基板領域上および前記第1基板領域以外の半導体基板領域である第2基板領域上に第2の層を形成する工程、前記第2の層の上に、ホトレジスト以外の材料で構成された第3の層を形成する工程、前記第3の層を部分的にホトレジストで覆い、前記第3の層を選択的にエッチングする工程、前記ホトレジストを削除するとともに、前記第2基板領域をホトレジストで覆う工程、選択的にエッチングされた前記第3の層をマスクとして、前記第1の層を選択的にエッチングする工程、を備えた半導体装置の製造方法であって、前記第3の層は、層厚または材質が第1の層と異なることにより、前記第1の層のエッチング工程終了後においても、残存するよう構成されていること、を特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 29/788
, C23F 4/00
, H01L 21/3065
, H01L 29/792
