メモリ制御装置およびメモリ制御方法

発明者：
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-169758
公開番号（公開出願番号）：特開平10-011964
出願日： 1996年06月28日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】リフレッシュサイクルの実行タイミングを最適化できるようにし、メモリアクセス性能の向上を図る。【解決手段】ロウアドレス比較器405は、現在実行中のメモリオペレーションと次に実行されるべきオペレーションのロウアドレスの一致の有無を調べる。連続するメモリオペレーションのロウアドレスが一致していれば、DRAMアドレス/コマンド発生器404は、DRAMページモードを用いてDRAM400をアクセスする。プライオリティーエンコーダ401は、リフレッシュバッファ100から高優先順位信号121が出力されている状態で、ロウアドレスの一致が検出されると、フレッシュ要求をメモリアクセスキュー403に登録する。このとき、先行してメモりアクセスキュー403に入っているオペレーションが何であっても、それらオペレーションの実行前にリフレッシュが優先して実行される。

請求項（抜粋）：

リフレッシュ動作を必要とし、且つリード/ライトアクセスのための複数の動作モードを有するメモリを制御するメモリ制御装置において、複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄積手段と、このリフレッシュ要求蓄積手段に所定個数以上の未処理のリフレッシュ要求が存在している場合、前記メモリの動作モードの切り替わり時にリフレッシュサイクルを実行するリフレッシュ制御手段とを具備することを特徴とするメモリ制御装置。

IPC (2件)：

G11C 11/406 , G06F 12/00 550

FI (2件)：

G11C 11/34 363 G , G06F 12/00 550 B

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