特許
J-GLOBAL ID：200903051660740375
デジタル的に較正された出力を備えたアルゴリズムA/Dコンバータ
発明者：
出願人/特許権者：
代理人 (1件)：
土屋 勝
公報種別：公表公報
出願番号（国際出願番号）：特願平6-525735
公開番号（公開出願番号）：特表平9-500243
出願日： 1994年05月12日
公開日（公表日）： 1997年01月07日
要約：
【要約】マルチステージ・パイプライン化・アルゴリズム・A/Dコンバータ(34、36)は、電荷注入、オフセットおよびコンデンサ不整合によるエラーを回避するために、デジタル的に較正される。コンデンサ不整合の程度は、較正されるべき各ステージのための測定のシーケンスを通じて決定される。測定がなされた後、その値は、オフセットおよびコンデンサ不整合によるエラーをキャンセルするために、その後の変換の間に用いるべくメモリ装置に記憶される。
請求項（抜粋）：
少なくとも1つのステージが数字的機能を達成するために切り換え可能な2つのコンデンサを有する回路を用い、そして、コンデンサ不整合によるエラーがコンバータ出力をデジタル的に較正することによって回避されるようにしているタイプのアルゴリズムA/Dコンバータを較正する方法であって、 コンデンサ不適合の測定を展開するために前記回路における前記コンデンサを2つの異なった構成において接続することによって、前記1つのステージを動作させることと、 前記不整合の測定のデジタル表示を作り出すことと、 変換が実行されるときにはその較正を達成するために、前記デジタル表示を利用すべく前記コンバータのデジタル出力を供給するためにメモリ装置に前記デジタル表示を記憶することとのステップから成る方法。
IPC (2件)：
FI (2件)：
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