特許
J-GLOBAL ID：200903051705719011
半導体集積回路及びその回路パターン設計方法
発明者：
出願人/特許権者：
代理人 (1件)：
高矢 諭 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-244945
公開番号（公開出願番号）：特開平5-063083
出願日： 1991年08月30日
公開日（公表日）： 1993年03月12日
要約：
【要約】【目的】 クロックスキューを低減する。【構成】 半導体集積回路チップ1は、主として配線工程以降の製造工程で作り込まれる上地の回路パターン設計をカスタム設計として、回路パターン設計期間の短縮等を図った半導体集積回路チップである。ボンディングパッド12及び入力バッファ10a を介して入力されたクロックは、半導体集積回路チップ1の中心位置に配置されたクロックバッファ20により、該半導体集積回路チップ1の内部セル領域のそれぞれの負荷にクロックを供給される。従って、それぞれの負荷にクロックを供給する際の配線の長さのばらつきは低減され、これによりクロックスキューを低減することが可能である。
請求項（抜粋）：
主として配線工程以降の製造工程で作り込まれる上地の回路パターン設計をカスタム設計として、回路パターン設計期間の短縮等を図った半導体集積回路において、下地のほぼ中心位置に、内部セル領域の通常のバッファより大きいクロックバッファが作り込まれていることを特徴とする半導体集積回路。
IPC (2件)：
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