特許
J-GLOBAL ID：200903051732054498
半導体論理回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平8-252138
公開番号（公開出願番号）：特開平10-098367
出願日： 1996年09月25日
公開日（公表日）： 1998年04月14日
要約：
【要約】【課題】 ショットキーゲート型のFETを用いた半導体論理回路において、電源電圧がゲートオン電圧より大きい場合、ゲートリーク電流の急増を抑制することで低消費電力化,プルアップ動作の高速化を図ること。【解決手段】 プッシュプル回路100 とDCFL論理回路200 トランスファゲート6とからなり、DCFL論理回路200 の出力bは、プッシュプル回路100 を構成するFETのうち低電圧電源側のFET2のゲートに接続し、DCFL論理回路200 の入力と、プッシュプル回路100 を構成するFETのうち高電圧電源側のFET1のゲートとの間に、トランスファゲート6を接続し、そのゲート電位をゲートダイオードオン電圧VF +閾値電圧VT とする。これにより、入力INがVF より大となると、FET6がオフとなるので、FET3のゲートリーク電流がなくなると共に、入力INのハイレベルがVF でクランプされないので、FET1のゲートのハイレベルが大となり、プルアップ能力が大となる。
請求項（抜粋）：
ゲートがダイオード特性を有するFETを使用した半導体論理回路であって、第1の高電圧電源と低電圧電源との間に設けられ回路入力に応じてゲートが駆動されるエンハンスメント型FETを有するインバータ回路と、前記回路入力と前記FETのゲートとの間に設けられゲートに当該ゲートダイオードオン電圧より閾値電圧だけ高い第2の高電圧電源が印加されたトランスファゲートとして動作するエンハンスメント型FETを含むことを特徴とする半導体論理回路。
IPC (3件)：
H03K 17/687
, H03K 17/04
, H03K 19/0952
H03K 17/687 F
, H03K 17/04 E
, H03K 19/094 U
