特許

J-GLOBAL ID：200903051754304161

集積型半導体装置およびMIS型半導体装置

発明者： 大塚 文雄
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (3件)： 山田 卓二 ,  田中 光雄 ,  中野 晴夫
公報種別：公開公報
出願番号（国際出願番号）：特願2007-185226
公開番号（公開出願番号）：特開2009-026781
出願日： 2007年07月17日
公開日（公表日）： 2009年02月05日
要約：

【課題】短ゲート長のMIS型半導体装置やこれを含む集積型半導体装置において、MIS型半導体装置のしきい値電圧を制御する構造を提供する。【解決手段】複数のMIS型半導体装置を含む集積型半導体装置が、半導体基板と、半導体基板に形成されたソース領域およびドレイン領域と、ソース領域とドレイン領域に挟まれ、ノンドープの半導体層を表面に含むチャネル領域と、チャネル領域上に形成された絶縁膜と、絶縁膜の上に形成されたゲート電極とを、それぞれが含む第1および第2のMIS型半導体装置を含み、第1のMIS型半導体装置に含まれる半導体層の膜厚と、第2のMIS型半導体装置に含まれる半導体層の膜厚とが互いに異なる。【選択図】図1

請求項（抜粋）：

複数のMIS型半導体装置を含む集積型半導体装置であって、 半導体基板と、 該半導体基板に形成されたソース領域およびドレイン領域と、 該ソース領域と該ドレイン領域に挟まれ、ノンドープの半導体層を表面に含むチャネル領域と、 該チャネル領域上に形成された絶縁膜と、 該絶縁膜の上に形成されたゲート電極とを、それぞれが含む第1および第2のMIS型半導体装置を含み、 該第1のMIS型半導体装置に含まれる該半導体層の膜厚と、該第2のMIS型半導体装置に含まれる該半導体層の膜厚とが互いに異なることを特徴とする集積型半導体装置。

IPC (2件)：

H01L 21/823 ,  H01L 27/088

FI (1件)：

H01L27/08 102B

Fターム (29件)：

5F048AA01 ,  5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048BA01 ,  5F048BB03 ,  5F048BB06 ,  5F048BB07 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BB15 ,  5F048BB18 ,  5F048BC06 ,  5F048BD02 ,  5F048BD04 ,  5F048BD09 ,  5F048BD10 ,  5F048BE04 ,  5F048BF02 ,  5F048BF06 ,  5F048BF07 ,  5F048BF16 ,  5F048BG13 ,  5F048DA19 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30