特許

J-GLOBAL ID：200903051784044032

半導体装置の製造方法

発明者： 宮田 真徳
出願人/特許権者： 株式会社リコー
代理人 (1件)： 鳥居 洋
公報種別：公開公報
出願番号（国際出願番号）：特願平8-008933
公開番号（公開出願番号）：特開平9-199591
出願日： 1996年01月23日
公開日（公表日）： 1997年07月31日
要約：

【要約】【課題】 この発明は、下地絶縁膜表面の平坦性が悪い場合でも絶縁膜上の埋め込み導電材残渣が発生しないようにし、且つコンタクトホールまたはビアホールの埋め込み導電材表面の平坦性も良くして接続部での信頼性を高める方法を提供する。【解決手段】 ゲート電極3が形成された基板1上にBPSG膜4を堆積し、このBPSG膜4にパターンを施してコンタクトホール5を形成する。基板1及びBPSG膜4の露出面上にバリアメタル兼密着膜6を堆積した後、この上にタングステン膜7を堆積する。タングステン膜7にドライエッチングを施し、エッチバックを行い、コンタクトホール5内部以外のタングステン膜7を除去する。エッチバックで除去しきれなかったタングステン膜の残渣及びバリアメタル膜兼密着膜6をウェットエッチングにより除去した後、BPSG膜4上にAl合金膜を堆積し、パターンを施して配線8を形成する。

請求項（抜粋）：

絶縁膜を挟んで位置する上層配線と下層配線との間を電気的に接続するために前記絶縁膜に形成された接続孔に、埋め込み用導電材膜を設けた半導体装置の製造方法であって、後で形成される配線と接続される下地基板上に絶縁膜を形成する工程と、前記絶縁膜にパターンを施して接続孔を開ける工程と、前記下地基板、前記絶縁膜の露出面上にバリアメタル膜または密着膜を堆積する工程と、前記バリアメタルまたは密着膜上に接続孔の埋め込み用導電材膜を堆積する工程と、前記埋め込み用導電材膜にドライエッチングを施し、前記接続孔内部以外の前記埋め込み用導電材膜を除去するエッチバック工程と、このエッチバック工程で除去しきれなかった前記埋め込み用導電材膜の残渣及び前記バリアメタル膜または密着膜をウェットエッチングにより除去する工程と、前記絶縁膜上に上部配線膜を堆積し、パターンを施して配線を形成する工程と、を備えてなる半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 21/306 ,  H01L 21/3213

FI (5件)：

H01L 21/90 C ,  H01L 21/302 L ,  H01L 21/306 S ,  H01L 21/306 F ,  H01L 21/88 C