特許

J-GLOBAL ID：200903051801252647

半導体素子搭載方法およびその装置

発明者： 高村 啓司
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平9-364340
公開番号（公開出願番号）：特開平11-186336
出願日： 1997年12月19日
公開日（公表日）： 1999年07月09日
要約：

【要約】【課題】 セルフアライメント効果による高精度の結合を得る半導体素子搭載装置を提供する。【解決手段】 基板保持部に接続回路用基板4を載置固定し、真空源12を駆動させ、搭載アーム2に半導体素子1の裏面を吸着孔16により真空吸着固定する。接続回路用基板4の半田ボール6,6と半導体素子1の電極3,3上の半田バンプ18,18とをXYθステージ14により位置合わせする。半田ボール6,6と半田バンプ18,18が接触する位置に半導体素子1が到達するまでZ軸駆動部7により搭載アーム2を下降させる。VCM10によりピン8を半導体素子1の裏面に押圧させ、半導体素子1の真空吸着を解放し、半導体素子1の搭載が完了する。この後、ホットプレート15の加熱により半田溶融し、セルフアライメント効果による高精度な電気的接続が完了する。

請求項（抜粋）：

半導体素子を所定場所に位置決め・搭載する半導体素子搭載方法において、前記半導体素子を前記所定場所に位置決め・搭載した後、前記半導体素子を押さえておくことにより、前記半導体素子がずれるのを防止することを特徴とする半導体素子搭載方法。

IPC (2件)：

H01L 21/60 311 ,  H01L 21/60

FI (2件)：

H01L 21/60 311 S ,  H01L 21/60 311 T