特許

J-GLOBAL ID：200903051856521795

半導体素子の製造方法、半導体記憶素子及び半導体記憶装置

発明者： 峰 利之 ,  矢野 和男 ,  石井 智之
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 高橋 明夫
公報種別：公開公報
出願番号（国際出願番号）：特願平9-058712
公開番号（公開出願番号）：特開平10-256527
出願日： 1997年03月13日
公開日（公表日）： 1998年09月25日
要約：

【要約】【課題】量産可能な方法で、狭い幅のチャネル層を有する優れた性能の半導体素子を製造する方法を提供すること。【解決手段】多結晶Si膜506上にSiO2膜507が、さらにこの上にレジストパターンが形成され、このパターンを第1のマスクとしてSiO2膜507をウエットエッチングによりパターンニングし、パターンニングされたSiO2膜507を第2のマスクとして、多結晶Si膜506の露出部を選択的に酸化(窒化又は酸窒化でもよい)してSi酸化膜509とし、チャネル領域に多結晶Si膜506を残す。ソース配線503(a)、ドレイン配線503(b)の間のSiO2膜504側壁部にチャネル領域がある。

請求項（抜粋）：

基板上に、半導体膜を形成する工程、該半導体膜上にSi酸化膜を形成する工程、該Si酸化膜上に、所望の形状のパターンを形成する工程、該所望の形状のパターンを第1のマスクとして上記Si酸化膜を等方性エッチングし、パターンニングする工程、上記Si酸化膜のパターンを第2のマスクとして、上記半導体膜の露出部を選択的に酸化、窒化又は酸窒化して上記半導体膜のパターンニングを行なう工程を有することを特徴とする半導体素子の製造方法。

IPC (7件)：

H01L 29/66 ,  H01L 27/10 451 ,  H01L 29/06 ,  H01L 29/78 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L 29/66 ,  H01L 27/10 451 ,  H01L 29/06 ,  H01L 29/78 301 J ,  H01L 29/78 371