特許

J-GLOBAL ID：200903051865284470

半導体装置及びその製造方法

発明者： 高橋 正人 ,  小森 和宏
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平11-025723
公開番号（公開出願番号）：特開2000-223595
出願日： 1999年02月03日
公開日（公表日）： 2000年08月11日
要約：

【要約】【課題】 半導体装置に内蔵させるROMのセルサイズを縮小することによって、チップサイズを縮小する。【解決手段】 複数のFET型ROMが設けられている半導体装置において、前記複数のROMが、X方向に配列された複数のメモリセルのゲートが一体化されてワード線となり、Y方向に配列された複数のメモリセルのドレイン領域がビット線に共通接続され、Y方向に配列された複数のメモリセルのソース領域が、ソース線に共通接続されている。

請求項（抜粋）：

複数のFET型ROMが設けられている半導体装置において、前記複数のROMが、X方向に配列された複数のメモリセルのゲートが一体化されてワード線となり、Y方向に配列された複数のメモリセルのドレイン領域がビット線に共通接続され、Y方向に配列された複数のメモリセルのソース領域が、ソース線に共通接続されていることを特徴とする半導体装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (46件)：

5F001AA25 ,  5F001AB08 ,  5F001AC02 ,  5F001AD12 ,  5F001AD41 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF06 ,  5F001AF07 ,  5F001AG07 ,  5F001AG15 ,  5F001AG40 ,  5F083CR02 ,  5F083CR03 ,  5F083EP02 ,  5F083EP23 ,  5F083EP55 ,  5F083EP79 ,  5F083ER03 ,  5F083ER14 ,  5F083ER19 ,  5F083ER22 ,  5F083ER30 ,  5F083GA09 ,  5F083GA11 ,  5F083GA21 ,  5F083GA22 ,  5F083GA28 ,  5F083GA30 ,  5F083JA04 ,  5F083JA36 ,  5F083KA01 ,  5F083KA06 ,  5F083LA12 ,  5F083LA16 ,  5F083MA01 ,  5F083MA20 ,  5F083NA01 ,  5F083PR29 ,  5F083PR43 ,  5F083PR45 ,  5F083PR53 ,  5F083PR55 ,  5F083ZA14 ,  5F083ZA20