特許

J-GLOBAL ID：200903051873040105

回路パターンが形成されたウェハおよびその製造方法

発明者： 本並 薫 ,  天羽生 淳 ,  土井 秀機 ,  木村 雅俊
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-185342
公開番号（公開出願番号）：特開平11-031695
出願日： 1997年07月10日
公開日（公表日）： 1999年02月02日
要約：

【要約】【課題】 ウェハに形成されるデバイスの平坦性が確保され、異物の発生の低減が図られる回路パターンが形成されたウェハとその製造方法を提供する。【解決手段】 ゲート電極4M、データ線6M、ストレージノード8M、セルプレート10M、第1〜第3配線層12M、14M、16M、パッシベーション膜17Mをそれぞれ形成するためのドープトポリシリコン膜4P、6P、8P、10P、アルミ銅膜12P、14P、16P、シリコン窒化膜17Pが、デバイス非形成部Pにおいては、それぞれパターニングが施されずにデバイス非形成部Pを覆う膜として形成されている。

請求項（抜粋）：

ウェハ主表面に形成された、ダイシングラインで区画された複数のチップ形成領域を含む素子形成領域と、前記ウェハ主表面に形成された、チップを形成しない素子非形成領域と、各前記チップ形成領域に設けられ、素子分離領域によりそれぞれ電気的に絶縁された第1領域および第2領域と、前記素子形成領域および前記素子非形成領域を覆うように形成された第1絶縁膜と、前記第1領域の前記第1絶縁膜上に形成された所定機能を有する半導体素子および前記素子非形成領域の前記第1絶縁膜上に形成され、前記半導体素子と同じ層からなる所定の膜と、前記半導体素子および前記所定の膜を覆うように前記第1絶縁膜上に形成された第2絶縁膜と、前記第1および第2領域の前記第2絶縁膜上に形成された配線層および前記素子非形成領域の前記第2絶縁膜上に形成され、前記配線層と同じ層からなる導電層とを備えた、回路パターンが形成されたウェハ。

IPC (3件)：

H01L 21/3205 ,  H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 21/88 Z ,  H01L 27/10 681 D