特許
J-GLOBAL ID：200903051884268310
2次元直交変換演算装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
薄田 利幸
公報種別：公開公報
出願番号（国際出願番号）：特願平7-104914
公開番号（公開出願番号）：特開平8-305819
出願日： 1995年04月28日
公開日（公表日）： 1996年11月22日
要約：
【要約】【目的】離散コサイン変換装置等の直交変換装置の回路規模を低減する。【構成】1次元DCT演算回路6からの出力データの転置を行う転置メモリ7として、ツーポートメモリを用い、転置メモリ制御回路10は、あるブロックの書き込みが完了するより1から(2N-2)クロック前より、書き込み済みのデータを読み出し、この書き込みに続いて、さらに後続のブロックの書き込みを上記読み出しと並行して実行する。各ブロックの書き込みは行順と列順をブロック毎に交互に切り替えて行い、各ブロックの読み出しは、そのブロックの書き込み順と異なるように制御される。この動作のために、転置メモリ7の読出しアドレス22を発生する回路12は、アドレスが1ずつインクリメントする場合とNごとにインクリメントする場合の2種類の方法をN×N回毎に交互に入れ替えるようにして読み出しアドレスを生成し、書込みアドレスは、読出しアドレスを1から2N-2クロックのいずれかの時間遅延回路13により遅延して生成される。
請求項（抜粋）：
それぞれN行N列(Nは2以上の整数)に構成された入力データからなり、順次供給される複数の入力データブロックのそれぞれに対して、行と列の一方に関する第1の1次元直交変換を順次実行し、それぞれN行N列の中間結果データからなる複数の中間結果データブロックを順次生成する第1の演算装置と、該複数の中間結果データブロックを順次保持するためのメモリと、該メモリに保持された各中間結果データブロックに対して該行と列の他方に関する第2の1次元直交変換を実行し、2次元直交変換結果を表わすN行N列に構成された変換結果データからなるデータブロックを生成する第2の演算装置と、該メモリに対する書き込みと読み出しの実行を制御する制御回路とを有し、該メモリは、複数のメモリセルと、該複数のメモリセルの異なる二つにデータの書き込みとデータの読み出しを並列に実行可能な周辺回路とを有するツーポートメモリからなり、該制御回路は、該第1の演算装置から供給された各中間結果データブロックを該メモリに書き込むためのアドレスとして、所定の第1のアドレス順と該第1のアドレス順で決まるアドレス列を該N毎に飛ばして得られるアドレス列を指定する第2のアドレス順との内、該メモリに書き込むべき中間データブロックが変わる毎に交互に変わる一方のアドレス順に従って発生する第1のアドレス発生回路と、該メモリに書き込まれた該各中間結果データブロックを読み出すためのアドレスとして、該各中間結果データブロック内の所定数の中間結果データが該メモリに書き込まれた後に、該第1、第2のアドレス順の内、該各中間結果データブロックに対して該第1のアドレス生成回路が従うアドレス順と異なるアドレス順番にしたがって一群の読み出しアドレスを発生する第2のアドレス発生回路とを有する2次元直交変換演算装置。
IPC (5件)：
G06T 1/00
, H03H 17/02
, H03M 7/30
, H04N 1/41
, H04N 7/30
G06F 15/66 330 P
, H03H 17/02 B
, H03M 7/30 A
, H04N 1/41 B
, H04N 7/133 Z
