ツル-/コンプリメント冗長構造を有する半導体メモリ装置

発明者： ,
出願人/特許権者：
代理人 (1件)：大塚康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-228625
公開番号（公開出願番号）：特開2000-057796
出願日： 1999年08月12日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】冗長動作速度を向上させることができる新しい冗長構造を具えた半導体メモリ装置を提供する。【解決手段】本発明の半導体メモリ装置は、冗長制御器200を含む。冗長制御器200は、パスゲートロジック、ダイナミックインバータ回路、及びツルー/コンプリメントデコーダスキムを使用するように構成される。冗長制御器200の構成によって冗長速度を向上させることができる。

請求項（抜粋）：

複数のメモリブロックと、複数のメーンワードラインと、冗長セルに対応する冗長ビットラインを有する冗長ブロックとを具えたアレーを有し、前記メモリブロック各々は、サブワードラインとビットラインの交差領域に配列された複数のメモリセルを有し、前記冗長ブロックは、所定のメモリブロックのサブワードラインを共有し、前記複数のメモリブロックに対応するように配列された複数のブロック感知増幅器を有し、前記冗長ブロックは、前記所定のメモリブロックに対応するブロック感知増幅器を共有し、メモリブロックの選択された列のビットラインを示す列アドレス信号を受けて、前記選択された列が欠陥列であるときに、感知増幅制御信号と、行選択信号と、列選択信号とを発生する冗長制御器を有し、前記複数のメモリブロックに対応する複数のサブワードラインデコーダを有し、前記冗長ブロックのサブワードラインは、前記行選択信号によって選択され、前記列選択信号に応じて前記冗長ブロックの冗長列を選択する冗長デコーダを有し、前記冗長ブロックと、前記所定のメモリブロックの間に共有される前記ブロック感知増幅器は、前記冗長ブロックからデータを感知するように前記感知増幅制御信号に応じて活性化されることを特徴とする半導体メモリ装置。

引用特許：

審査官引用 (2件)

半導体メモリ装置
公報種別：公開公報出願番号：特願平4-067807 出願人：日本電気株式会社
特開平3-176898

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