特許
J-GLOBAL ID：200903051930514445
ATMインタフェースおよびシェーピング方法
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平7-192844
公開番号（公開出願番号）：特開平8-125668
出願日： 1995年07月28日
公開日（公表日）： 1996年05月17日
要約：
【要約】【目的】VPI対応にセル送出間隔を制御すると共に、VCI毎のセル送出間隔を制御可能なシェーピング方法とATMインタフェースを提供する。【構成】VPI毎に出力インタフェース速度を基準としたピークセル間隔を求め、VCI毎にVPIのピークセル間隔を基準とした時刻に従って相対的な送出時刻を計算した後、出力インタフェース速度を基準としたセル送出時刻を決定し、セルバッファよりセルを送出する。【効果】複数のVPやVCが多重化された伝送路上で、VPI毎、VCI毎の申告トラヒックに従ったセル送出制御を行なうことができる。
請求項（抜粋）：
伝送路へのセルの送出間隔を制御するためのシェーピング方法であって、入力セルをバッファメモリに一時的に蓄積しておき、上記入力セルが属するグループの識別子と対応して予め申告されているトラヒック条件と、上記入力セルが属するサブグループの識別子と対応して予め申告されているトラヒック条件との両方の条件に応じて、該入力セルの送出時刻を決定する第1ステップと、上記セルの送出時刻を先着セルに割り当て済の送出時刻と比較し、もし、送出時刻が重なった場合は上記第1ステップで決定した送出時刻を修正した後、上記送出時刻と上記入力セルの識別情報との対応関係を記憶しておく第2ステップと、 上記第2ステップで記憶されたセル識別子と送出時刻の対応関係に基づいて、上記バッファメモリに蓄積されたセルを送出時刻順に読み出し、出力回線に送出する第3ステップとからなることを特徴とするシェーピング方法。
IPC (4件)：
H04L 12/28
, H04L 7/00
, H04L 7/08
, H04Q 3/00
