LSI内クロック分配回路

発明者： , , ,
出願人/特許権者：
代理人 (1件)：小川勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-330530
公開番号（公開出願番号）：特開平6-282350
出願日： 1993年12月27日
公開日（公表日）： 1994年10月07日
要約：

【要約】【目的】サイズの大きなLSIチップ内、あるいは、チップ内位置による、クロック遅延時間のばらつきが特に大きいLSIにおいて、チップ上の各フリップフロップに分配するクロック信号の位相ばらつき(スキュー)を小さくする。【構成】チップを複数のブロック2,3,...に分割し、主分配回路5により各ブロック内のクロック分配回路6にクロックを分配する。分配回路6はブロック内のフリップフロップ9,10,11にクロックを分配する。主分配回路5から各ブロックの入口までの遅延時間のばらつきは、等負荷容量配線13,14,15等によって遅延時間をそろえ、各ブロック内においては、いずれかのフリップフロップたとえば11に入力される信号を分配回路6に配線18によりフィードバックし、分配回路6aはそのクロックの位相と、そのブロックに入力されたクロックの位相とを比較し、その結果により、その分配回路から分配するクロックの位相を変える。このようなクロック分配回路は、ブロックごとに、内部のクロック配線の長さが異なる場合にも適用出来る。

請求項（抜粋）：

LSIチップの外部より供給された外部クロック信号を、該LSIチップ内部の複数の回路素子に実質的に同じ位相で供給するための、該LSI内に設けられたクロック分配回路であって、該外部クロック信号から、それぞれ該LSIチップの内部の複数のブロックの一つに分配すべき互いに実質的に同相の複数のブロック別クロック信号を生成する主分配回路と、該主分配回路に接続され、該生成された複数のブロック別クロック信号を、互いにほぼ等位相で、かつ、該複数のブロックの異なるものに分配するための複数のブロック別クロック信号配線と、各ブロック内に設けられたブロック内分配回路であって、該複数のブロック別クロック信号配線の一つに接続され、かつ、該一つのブロック別クロック信号配線を介して転送された一つのブロック別クロック信号から、そのブロック内の複数の回路素子に分配すべき互いに実質的に同相の複数のブロック内クロック信号を生成するものと、各ブロック内に設けられた複数のブロック内クロック信号配線であって、そのブロック内に設けられたブロック内分配回路とそのブロック内の複数の回路素子に接続され、該ブロック内分配回路により生成された複数のブロック内クロック信号を該複数の回路素子に互いにほぼ等位相で分配するものと、各ブロック内に設けられたフィードバック配線であって、そのブロック内の複数のブロック内クロック信号配線の一つと、そのブロックのブロック内分配回路とに接続され、そのブロック内クロック信号配線に接続されたいずれかの回路素子に分配されたブロック内クロック信号を、そのブロック内分配回路にフィードバックするものとを有し、各ブロックのブロック内分配回路は、そのブロック内分配回路に接続されたブロック別クロック信号配線を経由してそのブロックに分配されたブロック別クロック信号とそのブロック内の該フィードバック用配線によりフィードバックされたブロック内クロック信号に応答して、それらの信号の位相差に依存する位相を有する複数のブロック内クロック信号を生成するもの。

IPC (2件)：

G06F 1/10 , H03K 5/00

引用特許：

審査官引用 (4件)

特開平4-076610
特開平2-105910
特開昭63-087744

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