特許
J-GLOBAL ID：200903051957562107
可変遅延回路
発明者：
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出願人/特許権者：
代理人 (1件)：
杉浦 正知
公報種別：公開公報
出願番号（国際出願番号）：特願平6-110463
公開番号（公開出願番号）：特開平6-318092
出願日： 1981年10月29日
公開日（公表日）： 1994年11月15日
要約：
【要約】【目的】 遅延量の設定を容易に変更することができる。【構成】 ディレーメモリー20のメモリー空間に複数のディレーユニットが構成される。そのために、メモリー21に対して、複数組のライトアドレス及びリードアドレスの初期値、アドレスのステップ量、ボトムアドレス、トップアドレスがロードされる。これらのアドレス値がメモリーから読み出され、ディレーメモリー20のアドレス制御がなされる。ライトアドレスを先行させてライトアドレス及びリードアドレスを同一周波数のクロックに基づいて、共にステップ的に変化させる。リードアドレスの変化が1ステップに固定され、リードアドレスの変化のステップ量が0,+1,+2のうちの何れかに設定されることによって遅延量の増加、遅延量の固定、遅延量の減少の制御がなされる。
請求項（抜粋）：
それらの差によって遅延時間を決定する第1及び第2のアドレスの対が複数個の上記遅延時間と夫々対応して記憶されたメモリーを有し、上記メモリーから上記第1及び第2のアドレスの対を読み出して、遅延用メモリーのアドレス空間内で複数個の遅延ユニットを構成し、上記遅延用メモリーのライトアドレスをリードアドレスに対して先行させ、これらのアドレスの差に対応した所定の遅延量を生じさせ、上記ライトアドレスを一定スッテプずつ変化させると共に、上記リードアドレスの変化スッテプ量を変化させ、上記ライトアドレスへの書き込み、上記リードアドレスからの読み出しを同一周波数のクロックに基づいて行うことによって、上記遅延量を制御するようにした可変遅延回路。
IPC (3件)：
G10K 15/12
, H03H 17/02
, H03K 5/13
