特許
J-GLOBAL ID：200903051964488346
遅延検波回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
高崎 芳紘
公報種別：公開公報
出願番号（国際出願番号）：特願平7-157491
公開番号（公開出願番号）：特開平9-008859
出願日： 1995年06月23日
公開日（公表日）： 1997年01月10日
要約：
【要約】【目的】 A/D変換器の消費電力を低減する。【構成】 ベースバンド信号I、Qをそれぞれ少語長A/D変換器101、102と多語長A/D変換器103、104でディジタル信号d1〜d4とし、これをマルチプレクサ106で直交信号の各成分ごとの多重化時系列データDI、DQにする。そしてDIとDQの比から位相角θの時系列データを求め、これをデマルチプレクサ108で少語長A/D変換器出力対応の時系列データθ1と多語長A/D変換器出力対応の時系列データθ2に分離し、θ1からDPLL113によりシンボルクロックを抽出し、θ2から判定回路114によって復調出力を得る。【効果】 多語長A/D変換器、少語長A/D変換器ともに従来よりスイッチレグ回数が大幅にへり、消費電力が低減できる。
請求項（抜粋）：
4相位相差変調信号を直交検波して生成した第1及び第2のベースバンド信号をサンプリングクロックによりサンプリングして少語長の第1及び第2のディジタル信号を生成する少語長A/D変換器と、前記第1及び第2のベースバンド信号をシンボルクロックによりサンプリングして多語長の第3及び第4のディジタル信号を生成するための多語長A/D変換器と、前記第1及び第2のディジタル信号の比の逆正接から第1の位相時系列データを算出しまた前記第3及び第4のディジタル信号の比の逆正接から第2の位相時系列データを算出するための位相検出手段と、前記第1の位相時系列データを前記サンプリングクロックの一周期分遅延させるための第1の遅延回路と、前記第1の位相時系列データと前記第1の遅延回路の出力との差を求める第1の減算器と、該第1の減算器の出力から前記シンボルクロックを生成するための位相周期回路と、前記第2の位相時系列データを前記シンボルクロックの一周期分遅延させるための第2の遅延回路と、前記第2の時系列データと前記第2の遅延回路の出力との差を求める第2の減算器と、該第2の減算器の出力を前記シンボルクロックの位相で判定して復調出力を生成する判定回路と、を備えたことを特徴とする遅延検波回路。
IPC (2件)：
FI (2件)：
H04L 27/22 J
, H03M 1/12 C
