特許

J-GLOBAL ID：200903052002806075

半導体装置

発明者： 吉田 満樹
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-232657
公開番号（公開出願番号）：特開平5-074973
出願日： 1991年09月12日
公開日（公表日）： 1993年03月26日
要約：

【要約】【目的】 半導体装置に関し、従来のPGAの突出しているリードピンの変形に起因する障害を防止することを目的とする。【構成】 絶縁性の基板1aと、該基板1aの上壁中央部に穿設されたステージ1bと、該ステージ1bの回りに周設されたボンディングパターン1cと、該ボンディングパターン1cに導通され、かつ該基板1aの下壁に並設された凹状電極1dを有するリードベース1と、前記ステージ1bにマウントされ、かつ前記ボンディングパターン1cに接続されたチップ2と、前記ステージ1bに密封冠着されたキャップ3を有し、前記凹状電極1dがリードベース1の下壁面から凹入しているように構成する。

請求項（抜粋）：

リードベース(1) と、チップ(2) と、キャップ(3) を有し、前記リードベース(1) は、絶縁性の基板(1a)と、該基板(1a)の上壁中央部に穿設されたステージ(1b)と、該ステージ(1b)の回りに周設されたボンディングパターン(1c)と、該ボンディングパターン(1c)に導通され、かつ該基板(1a)の下壁に並設された凹状電極(1d)を有するものであり、前記チップ(2) は、前記ステージ(1b)にマウントされ、かつ前記ボンディングパターン(1c)に接続されたものであり、前記キャップ(3) は、前記ステージ(1b)に密封冠着されたものであり、前記リードベース(1) は、凹状電極(1d)が下壁面から凹入していることを特徴とする半導体装置。

IPC (2件)：

H01L 23/12 ,  H01L 23/50