半導体記憶装置

発明者：
出願人/特許権者： ,
代理人 (1件)：恩田博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平4-211820
公開番号（公開出願番号）：特開平6-060642
出願日： 1992年08月07日
公開日（公表日）： 1994年03月04日
要約：

【要約】【目的】本発明はセルフリフレッシュ機能を備えたDRAMの消費電力を低減することを目的とする。【構成】第一及び第二のタイムアップ信号Qm ,Qn を出力するタイマ回路11と、タイマ回路11の第一のタイムアップ信号Qm に基づいて出力信号φEを出力するセルフリフレッシュ制御回路3と、タイマ回路11の第二のタイムアップ信号Qn とセルフリフレッシュ制御回路3の出力信号φEに基づいてリフレッシュ動作の周期を設定するリフレッシュ周期信号φCBR を出力する周期信号発生回路4と、リフレッシュ周期信号φCBR に基づいてセル情報のセルフリフレッシュ動作を行う記憶保持動作回路5とが備えられ、セルフリフレッシュ制御回路3の出力信号φEに基づいて記憶保持動作回路5に通常電源Vccを降圧した電源電圧を供給する電源降圧回路10が備えられる。

請求項（抜粋）：

第一及び第二のタイムアップ信号(Qm ,Qn )を出力するタイマ回路(11)と、前記タイマ回路(11)の第一のタイムアップ信号(Qm )に基づいてセルフリフレッシュモードを選択するための出力信号(φE)を出力するセルフリフレッシュ制御回路(3)と、前記タイマ回路(2)の第二のタイムアップ信号(Qn )と前記セルフリフレッシュ制御回路(3)の出力信号に基づいてリフレッシュ動作の周期を設定するリフレッシュ周期信号(φCBR )を出力する周期信号発生回路(4)と、前記リフレッシュ周期信号(φCBR )に基づいてセル情報のセルフリフレッシュ動作を行う記憶保持動作回路(5)とを備えた半導体記憶装置であって、前記セルフリフレッシュ制御回路(3)の出力信号(φE)に基づいて前記記憶保持動作回路(5)に通常電源(Vcc)を降圧した降圧電源(VDD)を供給する電源降圧回路(10)を備えたことを特徴とする半導体記憶装置。

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