不揮発性半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-009448
公開番号（公開出願番号）：特開平5-198822
出願日： 1992年01月22日
公開日（公表日）： 1993年08月06日
要約：

【要約】 (修正有)【目的】不揮発性半導体記憶装置に形成されるメモリセルの微細化を図り、集積度の向上を図る。【構成】第1の導電層59と第2の導電層60との接続部である第2のコンタクト部をドレイン領域56を挟む一方の電荷蓄積電極52の略上方に設けている。これにより、メモリセルのワード線55方向の微細化を図っている。

請求項（抜粋）：

主表面を有する第1導電型の半導体基板と、この半導体基板の主表面上に第1の絶縁膜を介してm行n列のマトリクス状に配置された(m×n)個の電荷蓄積電極と、この電荷蓄積電極の隣接する2列にまたがり各列間ごとに形成された素子分離領域と、前記電荷蓄積電極上に第2の絶縁膜を介して各行ごとに形成されたm本のワード線と、前記半導体基板の主表面から所定の深さにかけて形成された第2導電型のドレイン領域および、ソース領域と、少なくとも前記ドレイン領域の表面の一部および前記ソース領域の表面の一部を露出するように開口するとともに、前記ワード線の上面および前記ワード線と前記電荷蓄積電極の側面を覆う第3の絶縁膜と、前記第3の絶縁膜上において、第4の絶縁膜を介在させて各列ごとに形成され、その各々が対応する列のドレイン領域と電気的に接続される構造を有するn本のビット線と、を備え、前記ビット線がドレイン領域と接続される構造は、前記ドレイン領域上および前記第3の絶縁膜の少なくとも一部上に形成され、前記ドレイン領域と第1のコンタクト部で電気的に接続された第1の導電層と、この第1の導電層と一端において第2のコンタクト部で電気的に接続されるとともに、他端においてビット線に電気的に接続された第2の導電層と、を有し、前記第2のコンタクト部は前記ドレイン領域を挟む一方の電荷蓄積電極の略上方に設けられた不揮発性半導体記憶装置。

IPC (3件)：

H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

引用特許：

審査官引用 (4件)

特開昭62-210678
特開平3-082126
特開平3-283662

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