特許

J-GLOBAL ID：200903052075979431

半導体記憶装置

発明者： 志賀 隆則 ,  中山 智弘
出願人/特許権者： 富士通株式会社
代理人 (1件)： 大菅 義之 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-017474
公開番号（公開出願番号）：特開平7-226445
出願日： 1994年02月14日
公開日（公表日）： 1995年08月22日
要約：

【要約】【目的】MOSトランジスタを利用した電源バイパスコンデンサを備えるマスクROM等の半導体記憶装置におけるラッチアップ耐性を向上させる。【構成】電源バイパスコンデンサC11は、少なくとも、P型半導体基板1に設けられたN型ウェル領域20に形成されたPチャネルMOSトランジスタTr11を有し、そのソース及びドレイン領域23、24が共通化されて第1の電源配線W1 に接続されると共に、ポリシリコンゲート21が第2の電源配線W2 に接続された構成からなっている。このような構成の電源バイパスコンデンサC11が出力段トランジスタ(PチャネルMOSトランジスタ)Tr1 の近傍に配設されたとしても、出力段トランジスタTr1 からPチャネルMOSトランジスタTr11にかけて形成されるのはP-N-P-P構造であり、従来のようなサイリスタ構造(P-N-P-N構造)ではなくなるため、ラッチアップ現象がなくなる。

請求項（抜粋）：

互いに電源電圧の異なる第1、第2の電源配線(W1 、W2 )間に接続された電源バイパスコンデンサ(C11)を備える半導体記憶装置において、前記電源バイパスコンデンサ(C11)は、少なくとも、P型半導体基板(1)に設けられた第1のN型ウェル領域(20)に形成された第1のPチャネルMOSトランジスタ(Tr11)を有し、該第1のPチャネルMOSトランジスタのソース及びドレイン電極(23、24)を共通にして前記第1の電源配線に接続すると共に該第1のPチャネルMOSトランジスタのゲート電極(21)を前記第2の電源配線に接続した構成からなることを特徴とする半導体記憶装置。

IPC (2件)：

H01L 21/8246 ,  H01L 27/112