特許
J-GLOBAL ID：200903052088874299
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-054218
公開番号（公開出願番号）：特開平6-268173
出願日： 1993年03月15日
公開日（公表日）： 1994年09月22日
要約：
【要約】【目的】SGTをメモリセル以外のコア回路に使用しても集積化が妨げられない構造のDRAMを提供すること。【構成】SGTセルからなるメモリセルと、SGTからなるセンスアンプとの接続を、直列接続された二つのSGT(Tr1,Tr2)のシリコン柱の上面のソース・ドレイン拡散層5で行なうことを特徴とする。
請求項（抜粋）：
複数本のワード線とこれらと交差する複数本のビット線が配設され、それらの各交点位置に縦型MOSトランジスタとキャパシタとからなるメモリセルを有する複数のメモリセルアレイと、前記ビット線の電流を検出し、増幅するセンスアンプ回路と、前記ワード線を選択するためのデコーダ回路とを具備してなり、前記縦型MOSトランジスタは、柱状半導体層の頂部表面に形成され、前記ビット線に接続された第1のソース・ドレイン拡散層と、前記柱状半導体層の下部側面の表面に形成された第2のソース・ドレイン拡散層と、前記第1および第2のソース・ドレイン拡散層の間の前記柱状半導体層の側面周囲にゲート絶縁膜を介して配設され、前記ワード線に接続されたゲート電極とからなり、前記キャパシタは、前記第2のソース・ドレイン拡散層からなる第1のキャパシタ電極と、前記第2のソース・ドレイン拡散層の側面周囲にキャパシタ絶縁膜を介して配設され、前記ビット線に接続された第2のキャパシタ電極とからなる半導体記憶装置において、前記センスアンプ回路および前記デコーダ回路の少なくとも一方は、前記縦型MOSトランジスタで構成されてなり、且つ前記縦型MOSトランジスタで構成された前記回路のうち、センスアンプ回路は、前記ビット線との接続を直列接続された偶数個の前記縦型MOSトランジスタの第1のソース・ドレイン拡散層で行ない、デコーダ回路は、前記ワード線との接続を直列接続された偶数個の前記縦型MOSトランジスタの第1のソース・ドレイン拡散層で行なっていることを特徴とする半導体記憶装置。
IPC (2件)：
FI (2件)：
H01L 27/10 325 D
, H01L 27/10 325 F
