メモリデバイス及びメモリシステム

発明者：
出願人/特許権者：
代理人 (1件)：後藤洋介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-254780
公開番号（公開出願番号）：特開2003-068082
出願日： 2001年08月24日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】データバスに対して、DRAM等のメモリデバイスを分岐した形で接続したメモリシステムにおいて、データバスの配線インピーダンスの不整合による信号反射による信号品質の劣化を軽減し、高速で、データの読出、書込を行うことができるメモリシステムを提供することである。【解決手段】データバスに接続されるメモリデバイスであって、当該メモリデバイス内に、このメモリデバイスを終端制御するアクティブ終端回路と、このアクティブ終端回路を電気的に、アクティブ状態、或いは、インアクティブ状態に制御する制御回路とを備えたメモリデバイスが得られる。このようなメモリデバイスを複数個備えると共に、複数個のメモリデバイスの終端制御を行うメモリコントローラを有するメモリシステムが得られる。この場合、メモリコントローラにも、アクティブ状態或いはインアクティブ状態となる終端回路が備えられている。

請求項（抜粋）：

データバスに接続して使用されるメモリデバイスにおいて、前記メモリデバイスを終端制御するアクティブ終端回路と、該アクティブ終端回路を電気的に、アクティブ状態、或いは、インアクティブ状態に制御する制御回路とを有することを特徴とするメモリデバイス。

IPC (6件)：

G11C 11/409 , G06F 3/00 , G06F 12/00 550 , G06F 13/16 510 , G11C 11/407 , H03K 19/0175

FI (7件)：

G06F 3/00 K , G06F 12/00 550 K , G06F 13/16 510 A , G11C 11/34 354 A , G11C 11/34 354 P , H03K 19/00 101 Q , G11C 11/34 362 S

Fターム (26件)：

5B060MM06 , 5J056AA40 , 5J056BB02 , 5J056BB22 , 5J056CC00 , 5J056DD00 , 5J056DD13 , 5J056EE06 , 5J056GG13 , 5J056KK01 , 5M024AA40 , 5M024BB03 , 5M024BB04 , 5M024BB05 , 5M024BB33 , 5M024BB34 , 5M024DD40 , 5M024DD55 , 5M024DD60 , 5M024DD86 , 5M024GG20 , 5M024HH09 , 5M024PP01 , 5M024PP03 , 5M024PP07 , 5M024PP10

引用特許：

審査官引用 (9件)

データ処理システムおよび動作方法
公報種別：公開公報出願番号：特願平6-287206 出願人：モトローラ・インコーポレイテッド
メモリモジュールシステム
公報種別：公開公報出願番号：特願平10-162000 出願人：三菱電機株式会社
半導体装置の配線方式
公報種別：公開公報出願番号：特願平5-179207 出願人：株式会社日立製作所

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