特許

J-GLOBAL ID：200903052119475185

プロセツサ

発明者： 中島 雅逸
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 森本 義弘
公報種別：公開公報
出願番号（国際出願番号）：特願平3-315066
公開番号（公開出願番号）：特開平5-053803
出願日： 1991年11月29日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】データ依存関係を保証しながらそれによる性能低下をなくし命令の並列実行を行う。【構成】バイパスネットワーク60は3段の実行バイプラインステージからなる第1、第2の演算実行パイプライン10,20 の3段目の出力ポートからの出力とレジスタファイル30からの出力を入力として、演算実行パイプライン10,20 とレジスタファイル30に対して選択されたデータを出力する。演算実行パイプライン10,20 を制御するための2つの演算動作制御情報は2つの命令を解読して生成され、第1、第2の演算制御パイプライン80,90 の3段の制御レジスタは演算実行パイプライン10,20 の各ステージの演算動作制御情報を格納する。命令発行制御部100 は命令を実行すべき任意の演算実行パイプラインに必要なデータを書き込み同時に演算制御パイプラインに必要な演算動作制御情報を書き込む。パイプロック信号生成部110 はパイプラインが次のステージに進めるかを判断する。

請求項（抜粋）：

L段の実行パイプラインステージからなり、第1パイプラインステージに1組の入力データレジスタと、第1パイプラインステージを除く各パイプラインステージごとに第1〜第(L-1)のパイプラインレジスタと、第L段目のパイプラインステージからのデータ出力ポートとを持つ第1〜第Nの演算実行パイプラインと、2Nポートの読み出しポートと、Nポートの書き込みポートとを持つレジスタファイルと、前記第1〜第Nの演算実行パイプラインそれぞれの第L段目の出力ポートからの出力と、前記レジスタファイルの2Nポートの読み出しポートからの出力と、データメモリからのデータ出力とを入力として、前記第1〜第Nの演算実行パイプラインそれぞれの入力データレジスタ、前記レジスタファイルのNポートの書き込みポートおよび前記データメモリに対して、バイパス制御信号によって選択された任意のデータを出力するバイパスネットワークを備えた命令実行処理部を設け、命令メモリから命令をフェッチして、M(M>=N)個の命令を格納できる命令レジスタと、前記M個の命令レジスタに格納されたM個の命令を解読して、前記N本の演算実行パイプラインを制御するためのN組の演算動作制御情報を生成する命令解読部と、前記命令解読部で生成されたN組の演算動作制御情報を入力として、前記第1〜第Nの演算実行パイプラインの各パイプラインに対応して、それぞれのステージの演算動作制御情報を格納するL段の制御レジスタからなる第1〜第Nの演算制御パイプラインと、前記命令解読部で生成されたN組の演算動作制御情報と、前記N本の演算制御パイプラインの制御レジスタに格納されたパイプラインステージごとの演算動作制御情報を用いて、前記バイパス制御信号を生成するとともに、前記演算制御パイプラインの制御および前記命令解読部の制御をすることにより、命令の発行制御を行なう命令発行制御部と、前記第1〜第Nの演算制御パイプラインの制御レジスタに格納された演算制御情報を入力として、それぞれのパイプラインが次のステージに進めるかどうかを判断し、パイプラインステージが次のステージに進むことを抑制する第1〜第Nのパイプロック信号を出力し、前記第1〜第Nの演算実行パイプライン、前記第1〜第Nの演算制御パイプラインおよび前記命令発行制御部に供給するパイプロック信号生成部とを備えた命令実行制御部を設け、前記命令レジスタの任意の命令に対して、その命令を実行すべき任意の演算実行パイプラインに必要なデータを出力して前記入力データレジスタに書き込むと同時に、演算制御パイプラインに必要な演算動作制御情報を出力して前記制御レジスタに書き込むことで命令発行を終了するように構成したことを特徴とするプロセッサ。