特許
J-GLOBAL ID：200903052142143106
メモリテスタの書込み制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
梶山 佶是 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-209192
公開番号（公開出願番号）：特開平8-055498
出願日： 1994年08月10日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】 複数n個のICメモリ5の同時テストにおいて、複数[S]回の繰り返しテスト以前に不良と判定されたICメモリ5に対して、その判定以後は書込みを禁止して記憶機能の破壊の進行を防止し、判定以後は読出しと判定のみを[S]回まで繰り返す。【構成】 書込み制御回路6は、メモリ部4に対してそれぞれ設けたパイプライン制御回路61と、メモリ部4より読出しされるフエイルデータ[DF]を、イネーブル信号[WE]をマスクするマスク信号[MK]として、波形生成部31に対して出力するマスク信号発生回路62およびパイプライン制御回路61の出力段数とマスク信号[MK]の出力先を設定する動作モードレジスタなどにより構成される。
請求項（抜粋）：
複数個のICメモリを同時テストの対象とし、パターン発生器が発生するアドレス信号と制御信号、および複数[N]回連続するテスト用のパターンデータとを入力し、書込みイネーブル信号[WE]とテストデータ[Di]とをそれぞれ生成し、該各ICメモリに対して、該[N]回連続したテストデータ[Di]を複数[S]回繰り返して書込みする複数の波形生成部と、該[N]回連続したテストデータ[Di]の書込みの終了の都度、各ICメモリが出力する読出しデータ[D0]を期待データ[DK]に比較するコンパレータと、該比較により不良とされたICメモリの不良データ[DF]を一時記憶するレジスタとよりなる複数の判定部、および該各レジスタより転送された各不良データ[DF]を記憶するフエイルメモリを有するメモリ部、とを具備するメモリテスタにおいて、前記メモリ部に対してそれぞれ設けられ、前記パターン発生器の発生するアドレス信号と制御信号を入力し、前記各ICメモリに対する前記テストデータ[Di]の書込み、前記読出しデータ[D0]の取り込み、および前記判定部の判定の各サイクルに対応した、それぞれのモード信号を出力するパイプライン制御回路と、該書込みサイクルに対応して、該パイプライン制御回路が出力する書込みモード信号と前記フエイルメモリより読出される不良データ[DF]とを論理合成して、前記イネーブル信号[WE]をマスクするマスク信号[MK]を発生して前記波形生成部に対して出力するマスク信号発生回路、とにより構成されたことを特徴とする、メモリテスタの書込み制御回路。
IPC (4件)：
G11C 29/00 303
, G01R 31/3183
, G06F 12/16 330
, G11C 16/06
G01R 31/28 Q
, G11C 17/00 309 E
