特許

J-GLOBAL ID：200903052172741016

半導体装置及びその製造方法

発明者： 小澤 聡一郎 ,  クロス ジェフリー スコット ,  堀井 義正
出願人/特許権者： 富士通株式会社
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2002-057788
公開番号（公開出願番号）：特開2003-258205
出願日： 2002年03月04日
公開日（公表日）： 2003年09月12日
要約：

【要約】【課題】 強誘電体キャパシタの特性劣化を防止することができる半導体装置を提供する。【解決手段】 半導体基板の上方に形成された絶縁膜22と、絶縁膜22の上に形成されたキャパシタの下部電極23と、下部電極23の上に形成されたキャパシタの誘電体膜24と、誘電体膜24の上に形成されたキャパシタの上部電極25と、上部電極25及び誘電体膜24を覆い、かつ下部電極23の一部を覆う保護絶縁膜28とを含む。

請求項（抜粋）：

半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成されたキャパシタの下部電極と、前記下部電極の上に形成された前記キャパシタの誘電体膜と、前記誘電体膜の上に形成された前記キャパシタの上部電極と、前記上部電極及び前記誘電体膜を覆い、かつ前記下部電極の一部を覆う保護絶縁膜とを有することを特徴とする半導体装置。

IPC (2件)：

H01L 27/105 ,  H01L 21/3065

FI (2件)：

H01L 27/10 444 B ,  H01L 21/302 A

Fターム (34件)：

5F004AA08 ,  5F004DB13 ,  5F004DB14 ,  5F004EA32 ,  5F083AD10 ,  5F083AD21 ,  5F083FR02 ,  5F083GA21 ,  5F083JA02 ,  5F083JA05 ,  5F083JA15 ,  5F083JA17 ,  5F083JA35 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA56 ,  5F083MA05 ,  5F083MA06 ,  5F083MA18 ,  5F083MA20 ,  5F083NA01 ,  5F083PR21 ,  5F083PR22 ,  5F083PR33 ,  5F083PR34 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55