特許

J-GLOBAL ID：200903052187354396

故障許容メモリシステム

発明者： ペイペンバーグ, ロバート, エル. ,  ヤング, ランチャン, デイ. ,  ウォトリング, デイビッド, エイチ. ,  ライダーン, モハマッド, エフ. ,  ボロシン, ポール ,  タラート, モハメッド, エム.
出願人/特許権者： ザイテル コーポレーション
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公表公報
出願番号（国際出願番号）：特願平6-513540
公開番号（公開出願番号）：特表平8-502137
出願日： 1993年09月10日
公開日（公表日）： 1996年03月05日
要約：

【要約】メモリシステム(100)はメモリをわずかに増加させるだけで冗長性を提供している。データ及びECCワードは第一レベルの誤り検知/訂正を与える。アドレス信号の伝播期間中に、冗長アドレス信号が故障許容機能を与える。付加的な故障許容は冗長クロック(115)を使用して達成される。データビットは、ECCによって訂正することの可能なビット寸法を有する複数個のモジュールへ分割され、アドレス及びデータハードウエアが故障し且つ有効なデータが供給されることを可能としている。冗長DRAM制御信号が、リフレッシュを包含する適切なDRAM動作を確保している。一実施例においては、連続的なデータ線上動作が実施され、データが誤り訂正用のECCワードと共にメモリ装置(101)へ書込まれる。同時的に、データ及びECCコードワードが第二ECC装置(505)へ印加され、該装置はECCコードワードを発生し、それはデータワードと共にメモリ装置(101)へ書込まれたECCコードワードと比較される。

請求項（抜粋）：

メモリシステムにおいて、 メモリ格納装置が設けられており、 アクセスする装置と通信を行なうための第一ポートと、前記メモリ格納装置へアクセスするための第二ポートと、第一クロック信号を供給する第一クロックとを具備する第一メモリコントローラが設けられており、 アクセスする装置と通信を行なうための第一ポートと、前記メモリ格納装置へアクセスするための第二ポートと、第二クロック信号を供給する第二クロックとを具備する第二メモリコントローラが設けられており、 前記第一クロック信号を前記第二クロックへ通信する手段が設けられており、 前記第二クロック信号を前記第一クロックへ通信する手段が設けられており、 前記第一及び第二クロックを同期させる手段が設けられており、 前記メモリ格納装置のアクセスを制御するために前記第一及び第二メモリコントローラによって使用するために前記第一及び第二クロックのうちの1つを選択する手段が設けられている、メモリシステム。

IPC (2件)：

G06F 12/16 320 ,  G06F 12/00 564

引用特許：

審査官引用 (3件)

• 特開昭53-139446
  
• 特開昭60-211526
  
• 特開昭62-092062