特許
J-GLOBAL ID：200903052192167987
半導体集積回路
発明者：
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出願人/特許権者：
代理人 (1件)：
早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平5-116783
公開番号（公開出願番号）：特開平6-334445
出願日： 1993年05月19日
公開日（公表日）： 1994年12月02日
要約：
【要約】【目的】 半導体集積回路を構成するFETの直流特性のばらつきにかかわりなく、動作電流値が一定となるようなゲートバイアス回路を有するものを得る。【構成】 増幅動作を行うFET(1) 1と同一プロセスで作製し、同一構造で総ゲート幅の小さいFET(2) 4を同一チップ内のゲートバイアス回路に配置し、FET(2) 4のドレイン電流Id2とFET(2) 4のドレイン端もしくはソース端に接続する抵抗値、あるいは前記抵抗と直列に接続するダイオードとから決定される電圧値を、FET(1) 1のゲートバイアス端子に印加するようゲートバイアス回路を構成した。【効果】 FETの直流特性がばらついた場合でも、ICチップ間で動作電流を一定とし、均一な高周波特性を有するICチップを得ることが可能である。
請求項（抜粋）：
半導体基板の一表面上に、トランジスタ、抵抗、キャパシタ、伝送線路などの構成要素をモノリシックに集積化して構成してなる半導体集積回路において、ソース,ゲート,ドレインを有し、増幅動作を行う第1の電界効果トランジスタと、該第1の電界効果トランジスタより総ゲート幅が小さく、該第1の電界効果トランジスタと同一プロセスにより作製した第2の電界効果トランジスタとを備え、該第2の電界効果トランジスタのソース端を、第1の抵抗を介して該第2の電界効果トランジスタのバイアス印加端子に接続し、上記第2の電界効果トランジスタのゲート端を、第3の抵抗を介して上記バイアス印加端子に接続するとともに、第4の抵抗を介して接地に接続し、上記第2の電界効果トランジスタのドレイン端を第2の抵抗を介して接地に接続するとともに、上記第1の電界効果トランジスタのゲートバイアス端子に接続し、上記第1の電界効果トランジスタの動作電流値を上記第2の電界効果トランジスタのドレイン端電圧により補償するようゲートバイアス回路を構成してなることを特徴とする半導体集積回路。
IPC (2件)：
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