特許
J-GLOBAL ID：200903052205253900
強誘電体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-033648
公開番号（公開出願番号）：特開平5-234360
出願日： 1992年02月20日
公開日（公表日）： 1993年09月10日
要約：
【要約】【目的】強誘電体キャパシタの膜疲労を抑制し、長時間にわたる安定した動作を確保する。【構成】例えば、強誘電体キャパシタ100に「0」を書き込む場合において、ビット線BL0を0[V]にする場合、擬似ドライブ線・ビット線短絡手段2000によって、擬似ドライブ線DDLとビット線BL0とを短絡し、ビット線BL0の電圧を擬似ドライブ線DDLの電圧と同様に変動させ、ドライブ線DL0の電圧がビット線BL0の電圧よりも高くならないように制御する。
請求項（抜粋）：
ワード線を介してオン、オフ状態が制御される転送ゲートを介してビット線に接続された蓄積電極と、ドライブ線に接続された対向電極との間に挟まれた強誘電体キャパシタをメモリ素子としてなる強誘電体メモリ装置において、書込み時、前記ビット線の電圧をLレベルにした場合、前記ドライブ線の電圧が前記ビット線の電圧よりも高くならないように前記ドライブ線と前記ビット線との間の電圧を制御するドライブ線・ビット線間電圧制御手段を設けて構成されていることを特徴とする強誘電体メモリ装置。
IPC (2件)：
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