デイジタルフイルタ

発明者：
出願人/特許権者：
代理人 (1件)：八幡義博
公報種別：公開公報
出願番号（国際出願番号）：特願平3-309800
公開番号（公開出願番号）：特開平5-055875
出願日： 1991年10月29日
公開日（公表日）： 1993年03月05日
要約：

【要約】【目的】回路規模の縮小化を図ったディジタルフィルタを提供する。【構成】 2k-1 個の基本ディジタルフィルタ(1〜2k-1)は、同一の動作クロック信号(速度fS)122で並列動作をして同一のデータ信号121を並列的に処理する。(k-1)個の排他的論理和回路(250〜251)は、動作クロック信号122と(k-1)個の制御クロック信号[速度2x fS(x=1、2、......、k-1)](123〜124)の対応するものとの排他的論理和をとり(k-1)個の選択信号(134〜135)を形成する。選択回路(SEL)240は、(k-1)個の選択信号(134〜135)に従って2k-1 個の出力信号(130〜133)の並び換え操作をして1列のデータ信号(速度2kfS)150を形成し、出力端子220から外部へ送出する。ここに、基本ディジタルフィルタは、タップ数が(n+1)で、従来のディジタルフィルタのタップ係数を統合した新たな統合タップ係数が与えられる。

請求項（抜粋）：

同一の動作クロック信号(速度fS)で並列動作をする2k-1個の基本ディジタルフィルタ[タップ数(n+1)個:n≧2]であって、2k倍(k≧2:整数)オーバーサンプリングFIR型のディジタルフィルタが本来有する(2k ・n+1)個のタップ係数(ビット数m)を連続して隣合う2k 個以下のタップ係数の組[2k-1 ・(n+1)個の組]に分け、それぞれの組においてその組に属するタップ係数が複数の時はその和をとって新たに1つのタップ係数とする等によって形成した2k-1(n+1)個の統合タップ係数(ビット数m)が与えられる2k-1 個の基本ディジタルフィルタと;速度が2x fS(x=1、2、......、k-1)である(k-1)個の制御クロック信号と速度がfS の1個の動作クロック信号との排他的論理和をとり(k-1)個の選択信号を形成する選択信号形成回路と; 前記2k-1 個の基本ディジタルフィルタの各出力を前記(k-1)個の選択信号によって並び換え操作をし1列の信号(速度2k fS)として出力する第1の選択回路と; を備え、前記基本ディジタルフィルタは、前記(n+1)個の統合タップ係数の対応するものと入力データ信号(ビット数l)との積をとる(n+1)個の乗算器と; シフトレジスタと加算器とを交互に直列配置した2個の遅延加算回路であって、前記(n+1)個の乗算器のうち、第1番目から第(n+1)番目の乗算器までの各出力を1タイムスロットTSずつ遅延させながら順次加算した第1の信号を形成する第1の遅延加算回路、第(n+1)番目から第1番目の乗算器までの各出力を1タイムスロットTS ずつ遅延させながら順次加算した第2の信号を形成する第2の遅延加算回路と; 前記第1及び第2の遅延加算回路の各出力信号を周期TS の選択信号によって交互に切り替えて出力する第2の選択回路と; を備えることを特徴とするディジタルフィルタ。

引用特許：

審査官引用 (3件)

特開平2-216907
特開昭63-161715
特開昭63-204160

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