特許
J-GLOBAL ID：200903052233524382
演算回路のリセット処理装置
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 幸男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-026126
公開番号（公開出願番号）：特開平9-200039
出願日： 1996年01月19日
公開日（公表日）： 1997年07月31日
要約：
【要約】【解決手段】 電源回路6がオンされると、まず第1の制御モジュール5Aがプログラマブルゲートアレイ1のコンフィグレーションを起動する。そして、そのコンフィグレーションが終了した後に、第2の制御モジュール5Bがプログラマブルゲートアレイ1や周辺回路3のリセットを終了させる。プログラマブルゲートアレイ1のコンフィグレーションが終了する前に周辺回路3等のリセットが終了した場合には、制御部7はその旨を上位装置9に通知する。【効果】 プログラマブルゲートアレイ1のコンフィグレーションが終了する前に周辺回路3のリセット処理が終了しないため、誤動作を防止できる。
請求項（抜粋）：
コンフィグレーションによってプログラム可能なプログラマブルゲートアレイと、その周辺回路をリセット処理するものであって、前記プログラマブルゲートアレイのコンフィグレーションを起動する第1の制御モジュールと、そのコンフィグレーションを終了させるために必要な所定時間を設定して、コンフィグレーション開始からその所定時間経過後に、前記プログラマブルゲートアレイとその周辺回路のリセット処理を実行する第2の制御モジュールとを備えたことを特徴とする演算回路のリセット処理装置。
引用特許：
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