特許

J-GLOBAL ID：200903052281693552

半導体記憶装置の製造方法

発明者： 大野 圭一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 土屋 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-104642
公開番号（公開出願番号）：特開平9-275194
出願日： 1996年04月02日
公開日（公表日）： 1997年10月21日
要約：

【要約】【課題】 二重シリンダ形の記憶ノード電極の間隙に対向電極を埋め込み易く、メモリセル容量が大きくて集積度が高い半導体記憶装置を製造する。【解決手段】 SiO2 膜31を堆積させたままの状態で、多結晶Si膜32から成る側壁を凹部16a内に形成する。このため、多結晶Si膜17と多結晶Si膜32との間隔が凹部16aの開口近傍で狭くならず、多結晶Si膜17と多結晶Si膜32、33とから成る二重シリンダ形の記憶ノード電極の間隙に対向電極を埋め込み易く、対向電極中にボイドが形成されにくくて、記憶ノード電極の表面積全体を有効な電極面積として利用することができる。

請求項（抜粋）：

キャパシタを用いてメモリセルが構成されている半導体記憶装置の製造方法において、前記キャパシタの記憶ノード電極を形成すべき領域に凹部を有する第1のスペーサ膜を形成する工程と、前記第1のスペーサ膜の前記形成の後に第1の導電膜と第2のスペーサ膜とを順次に堆積させる工程と前記凹部内における前記第2のスペーサ膜の内側面に第2の導電膜から成る側壁を形成する工程と、前記側壁から露出している前記第2のスペーサ膜を除去する工程と、前記第2のスペーサ膜の前記除去の後に第3の導電膜を堆積させる工程と、前記凹部外における前記第3及び第1の導電膜を除去する工程と、前記第3及び第1の導電膜の前記除去の後に前記第1及び第2のスペーサ膜を除去する工程とを具備することを特徴とする半導体記憶装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 27/10 621 C ,  H01L 27/04 C