特許
J-GLOBAL ID：200903052353239436
電気的に消去及びプログラムできるメモリセルを備えている半導体メモリ装置
発明者：
出願人/特許権者：
代理人 (1件)：
志賀 正武 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-211571
公開番号（公開出願番号）：特開平11-110986
出願日： 1998年07月27日
公開日（公表日）： 1999年04月23日
要約：
【要約】【課題】 両方向性ラッチ構造のページバッファを有するナンドフラッシュメモリ装置を提供すること。【解決手段】 本装置は、少なくとも1つのストリングと、ストリングに接続されたビットラインと、ビットラインに対応するデータラインと、データラインを通して外部データを入力されてデータに対応するメモリセルのプログラムが完了される時までデータを維持する第1ラッチ手段と、プログラム動作による選択されたメモリセルの状態を検証するための検証動作の結果に該当するデータをデータラインにラッチさせるための第2ラッチ手段とを含む。ストリングは直列接続された複数のメモリセルを含み、メモリセル各々は浮遊ゲートと制御ゲートを有して浮遊ゲートに電荷を蓄積したり、蓄積された電荷を放出することによって、電気的に消去及びプログラムできるトランジスターを備えている。
請求項（抜粋）：
電気的に消去及びプログラムできるフラッシュメモリ装置において、少なくとも1つのストリングと、前記ストリングは、直列接続された複数のメモリセルを含み、前記メモリセル各々は、浮遊ゲート(floating gate)と制御ゲート(control gate)を有して前記浮遊ゲートに電荷を蓄積したり、前記蓄積された電荷を放出することによって、電気的に消去及びプログラムできるトランジスターを備えており、前記ストリングに接続されたビットラインと、前記ビットラインに対応するデータラインと、前記データラインを通して外部データを入力されて前記データに対応するメモリセルのプログラムが完了される時まで前記データを維持する第1ラッチ手段と、プログラム動作による前記選択されたメモリセルの状態を検証するための検証動作の結果に該当するデータを、前記データラインにラッチさせるための第2ラッチ手段を含み、前記第2ラッチ手段は、前記プログラム検証動作の結果によって、前記ビットラインに対応するデータラインがプログラム禁止状態で設定された後、続いてプログラム動作で前記ビットラインが前記プログラム禁止状態に該当するプログラム状態で再設定される時、前記第1ラッチ手段によってラッチされた前記データの状態を入力されて前記選択されたメモリセルが充分にプログラムされる時まで、前記データラインのレベルを前記プログラム状態に対応するレベルでラッチさせることを特徴とするフラッシュメモリ装置。
IPC (2件)：
FI (2件)：
G11C 17/00 611 A
, G11C 17/00 634 G
