特許
J-GLOBAL ID:200903052402169767
半導体装置の製造方法
発明者:
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出願人/特許権者:
代理人 (2件):
高田 守
, 高橋 英樹
公報種別:公開公報
出願番号(国際出願番号):特願2003-192745
公開番号(公開出願番号):特開2005-032750
出願日: 2003年07月07日
公開日(公表日): 2005年02月03日
要約:
【課題】アッシングによる低誘電率膜の比誘電率の変化を抑制する。【解決手段】シリコン基板2上に低誘電率膜4としてのポーラスMSQを形成し、低誘電率膜4上にハードマスク6を形成する。ハードマスク6上にレジストパターン8を形成し、このレジストパターン8をマスクとしてハードマスク6と低誘電率膜4をパターニングし、開口10を形成する。水素とヘリウムガスとを含む混合ガス12を用いて、200°C〜400°Cの温度でアッシングを行い、レジストパターン8を除去する。【選択図】 図1
請求項(抜粋):
基板上に低誘電率膜を形成する工程と、
前記低誘電率膜上にハードマスクを形成する工程と、
前記ハードマスク上にレジストパターンを形成する工程と、
前記レジストパターンを用いて、前記ハードマスクと前記低誘電率膜とをパターニングする工程と、
水素と希ガスとを含む混合ガスを用いて、200°C以上400°C以下の温度で、前記レジストパターンをアッシングする工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (2件):
FI (2件):
H01L21/302 104H
, H01L21/90 C
Fターム (29件):
5F004BB26
, 5F004BD01
, 5F004CA04
, 5F004DA22
, 5F004DA23
, 5F004DA24
, 5F004DB07
, 5F004DB23
, 5F004DB24
, 5F004DB26
, 5F004EA03
, 5F004EA07
, 5F004EA28
, 5F004EB01
, 5F004EB03
, 5F033KK01
, 5F033QQ09
, 5F033QQ15
, 5F033QQ28
, 5F033QQ37
, 5F033RR01
, 5F033RR06
, 5F033RR21
, 5F033RR25
, 5F033RR29
, 5F033SS11
, 5F033SS22
, 5F033WW03
, 5F033XX24
引用特許:
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