特許
J-GLOBAL ID：200903052421729170
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
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代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-070291
公開番号（公開出願番号）：特開平6-084400
出願日： 1993年03月29日
公開日（公表日）： 1994年03月25日
要約：
【要約】 (修正有)【目的】 オーバーイレーズ状態のメモリセルの適正動作を確認する。【構成】 テストモードにおいて、行デコーダはいずれの行線も選択せず、各メモリセルのソースはグランドレベルにされる。オーバーイレーズされたメモリセルが存在する場合には、そのセルはデプレッション化していることから、デプレッション化に応じて導通し、この導通に基づく列線の電位変化により、オーバーイレーズされたメモリセルの存在が検出される。また、ソースバイアス手段は、テストに適したテスト電位を各セルのソースに加える。これにより、各セルは、擬似的に(正)方向へシフトしたしきい値が検出され、オーバーイレーズ状態がより適正に検出される。また、最も消去の速いメモリセルのしきい値が予め決めた値となるまで消去され、高速なアクセスが可能となる。
請求項（抜粋）：
電気的に書き込み、消去可能な不揮発性メモリセルの複数を、ほぼマトリクス状に配列したメモリセルアレイと、前記メモリセルのうちのある行方向に並ぶもののゲートに共通に接続された行線の複数と、前記メモリセルのうちの各列方向に並ぶもののドレインに共通に接続された列線の複数と、前記行線の任意のものを選択する行デコーダと、前記列線の任意のものを選択する列デコーダと、前記メモリセルのソースに電圧を印加するソースバイアス手段と、を備え、さらに、前記行デコーダは、前記メモリセルがオーバーイレーズ状態にあるかどうかをテストするテストモードにおいて、前記行線のいずれも選択しない非選択状態となるものとして構成されている、不揮発性半導体記憶装置。
IPC (7件)：
G11C 29/00 303
, G01R 31/318
, G11C 16/06
, H01L 21/66
, H01L 27/04
, H01L 27/115
, H01L 27/10 491
G01R 31/28 B
, G11C 17/00 309 E
, H01L 27/10 434
