特許
J-GLOBAL ID：200903052432182890
電力用半導体素子の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
山口 巖
公報種別：公開公報
出願番号（国際出願番号）：特願平5-257368
公開番号（公開出願番号）：特開平6-291324
出願日： 1993年10月15日
公開日（公表日）： 1994年10月18日
要約：
【要約】【目的】ゲート電極とソース電極との間で短絡が起きても半導体チップ全体として使用不能になることのない電力用半導体素子を得る。【構成】半導体チップをを複数個のユニットセルに分割し、各ユニットセルのゲート電極6の延長上に貫通孔22を有するゲート電極接続部6aを設け、そのゲート電極接続部6a上面に接触孔21を有するゲートパッド電極9を形成し、ゲート電極6と同一半導体基体主面上のソース電極8との間の耐圧値をそれぞれ測定し、耐圧値が規定値を満足しないゲート電極6に接続されたゲートパッド電極9は接触孔21を絶縁膜20で絶縁し、この絶縁膜20上面ゲート配線25aを形成し同時に2層目ソース電極25bで貫通孔22とゲート電極接続部6aとの間を短絡し、規定値を満足するゲート電極6に接続されたゲートパッド電極9は接触孔21を導体で短絡しゲート配線25aを形成することとする。
請求項（抜粋）：
半導体基体の一主面上に主電流を流すソース電極およびそのソース電極と複数個のゲート電極絶縁膜を被覆した主電流を制御するゲート電極とを備え、そのゲート電極の延長上に形成されたゲート電極接続部上面にゲートパッド電極を設け、ソース電極およびゲートパッド電極上に絶縁膜および個別のソース電極とゲート配線を順次積層してなる多層形半導体チップの製造方法において、半導体チップを複数個のユニットセルに分割し、それぞれのユニットセルに前記ソース電極、ゲート電極接続部およびゲートパッド電極を設けた後にユニットセルの各ゲート電極とソース電極との間の耐圧値をそれぞれ測定する工程と、半導体チップを前記絶縁膜で覆う工程と、前記絶縁膜に前記ソース電極、ゲート電極接続部およびゲートパッド電極それぞれの表面に達する接続孔、貫通孔及び接触孔を設ける第1レジスト膜を塗布し各孔部に相当する個所にエッチング孔を形成する工程と、耐圧値が規定値を満足しない場合は接触孔に相当する前記エッチング孔を第1レジスト液で閉塞する工程と、耐圧値が規定値を満足する場合は貫通孔に相当する前記エッチング孔を第1レジスト液で閉塞する工程とを含むことを特徴とする電力用半導体素子の製造方法。
IPC (3件)：
H01L 29/784
, H01L 21/66
, H01L 21/336
H01L 29/78 321 T
, H01L 29/78 321 Y
