特許
J-GLOBAL ID：200903052433834505
割り込み制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
内原 晋
公報種別：公開公報
出願番号（国際出願番号）：特願平3-225520
公開番号（公開出願番号）：特開平5-061810
出願日： 1991年09月05日
公開日（公表日）： 1993年03月12日
要約：
【要約】【目的】複数の割り込み信号を、それより割り込み端子の少ないCPUに対し入力しても、割り込みの入った順番どうりに割り込み処理を行う。【構成】 2つの割り込み入力INT0、INT1はOR回路21により一つに束ねられ、ワンショットマルチバイブレータ22によりCPUが認識できる幅のパルスに引き延ばされ、CPU30の割り込み端子に入力される。またこれらの割り込み信号はレジスタであるフリップフロップ3,4に記憶され、NANDゲート7,8の制御により、割り込みの発生場所を示すフラグレジスタであるフリップフロップ6,5がそれぞれセットされていないときだけ、その情報をそれぞれフリップフロップ3,4から5,6に書き込む。一方、割り込み判別情報を受け取ったCPU30が出力するビットリセット信号はNANDゲート9,10により制御され、現在セットされているフリッブフロップのみをリセットする。
請求項（抜粋）：
入力する複数の割り込み信号数より少ない割り込み入力数しか持たないCPUに対して入力する際にそれらの割り込み信号の収集及び優先順位付けを制御する割り込み制御回路において、前記複数の割り込み信号を1つに束ねるためのOR回路と、どの割り込み信号が発生したのかをCPUに知らせるための情報を畜えておく第1の記憶手段と、連続して発生した割り込み信号のうち2番目以降に発生した割り込み信号の発生した順番を蓄えておく第2の記憶手段と、第1の記憶手段から第2の記憶手段へ割り込み情報を伝えるか否かの順番制御を行う選択手段と、前記第1および第2の記憶手段に蓄えられた割り込み情報のリセットをCPUからのデータバス上の1ビットのみを使用して行う制御手段を備えていることを特徴とする割り込み制御回路。
IPC (2件)：
G06F 13/24 310
, G06F 9/46 311
