特許

J-GLOBAL ID：200903052459060028

トレンチ・キャパシタ構造およびその製造方法

発明者： ジェフリー・ピー・ガンビーノ ,  ウルリケ・グリューニング ,  ジャック・エイ・マンデルマン ,  カール・ジェイ・ラデンス
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション ,  シーメンス・アクチェンゲゼルシャフト
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-151338
公開番号（公開出願番号）：特開2000-022101
出願日： 1999年05月31日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】 深いトレンチ電極の分散直列抵抗が大幅に低減したトレンチ・キャパシタ構造およびその製造方法を提供する。【解決手段】 トレンチの下部領域内のトレンチ電極の構成要素として耐熱金属サリサイドを生じる方法を用いてトレンチ・キャパシタを製作する。このサリサイド含有トレンチ電極は同様の大きさの従来のトレンチ電極と比べて低い直列抵抗を有し、そのため基本寸法を低減したメモリ・セルのレイアウトまたは低減されたセル・アクセス時間あるいはその両方が可能になる。本発明のトレンチ・キャパシタは、DRAMメモリ・セルの構成要素として特に有用である。

請求項（抜粋）：

半導体基板中にトレンチ・キャパシタ構造を製作する方法であって、(a)(i)狭い上部領域と広い下部領域とを有するトレンチと、(ii)基板内の前記広い下部領域の周りの電極と、(iii)前記トレンチを前記電極において内張りする共形ノード誘電体とを有する半導体基板を提供するステップと、(b)前記トレンチの前記広い下部領域中にボイドを残して前記トレンチをポリシリコン層で充填するステップと、(c)ステップ(b)で得られる構造を平坦化するステップと、(d)前記トレンチの前記狭い上部領域内のポリシリコン層を除去し、前記トレンチの前記広い下部領域内の前記ボイドを露出させるステップと、(e)前記狭い上部領域および前記広い下部領域内に共形耐熱金属層を形成するステップと、(f)前記構造をアニールして前記トレンチ構造の前記広い下部領域内に耐熱金属サリサイド層を形成するステップと、(g)前記トレンチの前記狭い上部領域から前記共形耐熱金属層を除去するステップと、(h)前記トレンチ構造にポリシリコンを充填するステップと、(i)ステップ(h)で得られる構造を平坦化するステップとを含む方法。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242