特許

J-GLOBAL ID：200903052505051713

半導体記憶装置

発明者： 吉澤 知晃
出願人/特許権者： 三菱電機株式会社
代理人 (5件)： 深見 久郎 ,  森田 俊雄 ,  伊藤 英彦 ,  堀井 豊 ,  森下 八郎
公報種別：公開公報
出願番号（国際出願番号）：特願2002-161379
公開番号（公開出願番号）：特開2004-013920
出願日： 2002年06月03日
公開日（公表日）： 2004年01月15日
要約：

【課題】面積の増大や構造の複雑化を招くことなく、ソフトエラー耐性を向上させたメモリセルを備えた半導体記憶装置を提供する。【解決手段】各々が負荷トランジスタおよび駆動トランジスタから構成された2個のインバータを交差結合したメモリセルにおいて、負荷トランジスタおよび駆動トランジスタの各ゲートをポリメタル構造のゲート配線と共通に電気的に結合する。メモリセルにおいて、各インバータの出力ノードにそれぞれ相当する記憶ノードの電位変化は、ポリメタル構造を構成するシリコン層と金属層との界面の接触抵抗を介して、交差結合されたもう1つのインバータの負荷トランジスタのゲートへ伝達される。【選択図】 図3

請求項（抜粋）：

データを記憶する複数のメモリセルを備え、 各前記メモリセルは、 第1および第2の電圧と第1の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第1および第2のトランジスタを含む第1のインバータ部と、 前記第1および第2の電圧と第2の記憶ノードとの間にそれぞれ接続され、それぞれが反対導電型を有する第3および第4のトランジスタを含む第2のインバータ部と、 第1の信号線および前記第1の記憶ノードの間を接続するための第5のトランジスタと、 前記第1の信号線と相補の第2の信号線および前記第2の記憶ノードの間を接続するための第6のトランジスタと、 第1の金属層と第1のポリシリコン層との積層構造を有し、前記第1の金属層および前記第1のポリシリコン層の間の接触抵抗を介して、前記第1および第2のトランジスタの各ゲートと、前記第2の記憶ノードとを電気的に結合するための第1のゲート配線と、 第2の金属層と第2のポリシリコン層との積層構造を有し、前記第2の金属層および前記第2のポリシリコン層の間の接触抵抗を介して、前記第3および第4のトランジスタの各ゲートと、前記第1の記憶ノードとを電気的に結合するための第2のゲート配線とを含む、半導体記憶装置。

IPC (4件)：

G11C11/41 ,  H01L21/8244 ,  H01L27/10 ,  H01L27/11

FI (3件)：

G11C11/40 D ,  H01L27/10 491 ,  H01L27/10 381

Fターム (14件)：

5B015JJ13 ,  5B015KA06 ,  5B015PP02 ,  5F083BS15 ,  5F083BS23 ,  5F083BS27 ,  5F083BS47 ,  5F083GA18 ,  5F083JA25 ,  5F083JA35 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083ZA05