特許

J-GLOBAL ID：200903052511049062

遅延セル及びこれを備える遅延ライン回路

発明者： 蔡 官 ▲ヨウ▼
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2006-334738
公開番号（公開出願番号）：特開2007-166623
出願日： 2006年12月12日
公開日（公表日）： 2007年06月28日
要約：

【課題】遅延セル及びこれを備える遅延ライン回路を提供する。【解決手段】遅延ライン回路は、直列に連結される複数の遅延セルを備える。前記遅延セルの各々は、第1ないし第3ロジックゲートを備える。第1ロジックゲートは、選択信号に応答して、入力信号に基づいた信号を発生させる。第2ロジックゲートは、選択信号に応答して入力信号に基づいた信号を発生させる。第3ロジックゲートは、リターン信号または第2ロジックゲートの出力信号に基づいた信号を発生させる。第1ないし第3ロジックゲートは、各々NANDゲートあるいはNORゲートであり得る。本発明によれば、遅延セルあるいは遅延ライン回路の出力信号の特性、特に、デューティー特性が改善される。【選択図】図7

請求項（抜粋）：

直列に連結される複数の遅延セルを備え、 前記遅延セルの各々は、 選択信号に応答して、入力信号に基づいた第1信号を発生させる第1ロジックゲートと、 前記選択信号に応答して前記入力信号に基づいた第2信号を発生させる第2ロジックゲートと、 リターン信号または前記第2ロジックゲートの出力信号に基づいた第3信号を発生させる第3ロジックゲートと、を備えることを特徴とする遅延ライン回路。

IPC (1件)：

H03K 5/13

FI (1件)：

H03K5/13

Fターム (6件)：

5J001BB10 ,  5J001BB11 ,  5J001BB12 ,  5J001CC03 ,  5J001DD00 ,  5J001DD09