特許
J-GLOBAL ID：200903052581862542
ヘテロ接合電界効果トランジスタの製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-329007
公開番号（公開出願番号）：特開平5-166844
出願日： 1991年12月12日
公開日（公表日）： 1993年07月02日
要約：
【要約】【目的】優れたプロセス制御性をもって高いショットキー障壁高さを持つゲート電極を有するヘテロ接合電界効果トランジスタの製造方法を提供することを目的とする。【構成】InP基板111上に、アンドープInGaAsチャネル層113、n型InAlAs電子供給層115、アンドープInAlAsショットキーコンタクト層116、n型InGaAsオーミックコンタクト層117を順次成長させ、ソース,ドレイン電極118,119を形成した後、ゲート領域のオーミックコンタクト層117をリセスエッチングし、露出したInAlAsショットキーコンタクト層116の表面をp型層122に変成させた後、ショットキーゲート電極123を形成する。
請求項（抜粋）：
基板上にチャネル層となる第1の半導体層を形成する工程と、前記第1の半導体層上に第1の半導体層よりバンドギャップが大きく、第1の半導体層に対して電子供給層となる第2の半導体層を形成する工程と、前記第2の半導体層上にショットキーコンタクト層となる第3の半導体層を形成する工程と、前記第3の半導体層上にオーミックコンタクト層となる第4の半導体層を形成する工程と、前記第4の半導体層上にソース,ドレイン電極を形成する工程と、前記第4の半導体層上に少なくともゲート電極形成領域に開口を持つマスクをパターン形成して、前記第4の半導体層をリセスエッチングして、前記第3の半導体層を露出させる工程と、露出した前記第3の半導体層表面をp型層に変成させる工程と、p型層に変成させた前記第3の半導体層表面にショットキーゲート電極を形成する工程と、を備えたことを特徴とするヘテロ接合電界効果トランジスタの製造方法。
IPC (2件)：
H01L 21/338
, H01L 29/812
