特許
J-GLOBAL ID：200903052603802450
同期型半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-282362
公開番号（公開出願番号）：特開平11-039871
出願日： 1997年10月15日
公開日（公表日）： 1999年02月12日
要約：
【要約】【課題】 2ビットプリフェッチ動作の高速性を維持したフルページモード動作が可能なSDRAMを提供する。【解決手段】 SDRAM1000は、2ビットプリフェッチ動作においては、Yアドレスオペレーション回路68から出力される列選択信号YE0-YEkおよびYO0-YOkに応じて、メモリセルアレイバンクA0およびA1中の2つの列を同時に選択して、データを出力する。これに対して、フルページモードにおいては、Yアドレスカウンタ回路82から出力される内部アドレス信号に従って、メモリセルアレイバンクA0およびA1から交互に選択された行に交差するすべての列からのデータを出力する。
請求項（抜粋）：
外部クロック信号に同期して制御信号、アドレス信号およびデータ信号を含む外部信号を取込み、もしくはデータ信号を出力する同期型半導体記憶装置であって、行列状に配列された複数のメモリセルを含むメモリセルアレイを備え、前記メモリセルアレイは、第1および第2のメモリセルアレイバンクを含み、外部からのアドレス信号に応じて、前記第1および第2のメモリセルアレイバンクの対応する行を選択する行選択手段と、外部からのアドレス信号に応じて、指定された動作モードに対応する内部アドレス信号を出力する内部アドレス発生手段と、前記第1および第2のメモリセルアレイバンク中の選択されたメモリセルに対して、それぞれ独立にデータの授受を行なう第1および第2のデータ線と、第1の動作モードにおいては、前記内部アドレス信号に応じて前記第1および第2のメモリセルアレイバンクにおいてそれぞれ選択されるべき所定数の列と、前記第1および第2のデータ線とを同時に順次接続し、第2の動作モードにおいては、選択された行と交差するすべての列と前記第1および第2のデータ線とを順次接続する列選択手段と、前記第1の動作モードにおいては、前記第1および第2のデータ線上のデータを同時に増幅し、前記第2の動作モードにおいては、交互に増幅する第1および第2の読出増幅手段と、データ読出動作において、前記第1および第2の読出増幅手段の出力をそれぞれ受けて保持し、前記外部クロック信号に応じて交互にデータ出力端子に読出データを与える第1および第2のラッチ手段とを備える、同期型半導体記憶装置。
IPC (2件)：
G11C 11/407
, G11C 11/401
G11C 11/34 362 S
, G11C 11/34 362 H
