特許

J-GLOBAL ID：200903052614052681

集積回路および集積回路を製造する方法

発明者： ジオン-ピン ル ,  チン-テ リン
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 中村 稔 (外9名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-009630
公開番号（公開出願番号）：特開2002-289690
出願日： 2002年01月18日
公開日（公表日）： 2002年10月04日
要約：

【要約】【課題】スパッタエッチングを用いるライナ/バリア/シードの堆積においてオーバハングを除去すること。【解決手段】2つのバリア層がビアまたはコンタクトのために用いられる。薄いCVDバリア124(例えば、SiN, TiSiN, TaSiN等)がビアまたはコンタクトの孔(106)内を含む構造上に堆積される。その後、スパッタエッチングが行われて、ビア/コンタクトの底部におけるCVDバリア(124)を除去する。スパッタエッチングの後に、第2のバリア(126)が堆積されれる。第2のバリア(126)はビアまたはコンタクトの底に残っているので、第2のバリア(126)は、Ta, Ti, Mo, W, TaN, WN, MoNまたはTiNのような低い抵抗率のバリアを有する。その後、金属の充填プロセスが行われる。

請求項（抜粋）：

集積回路を製造する方法であって、半導体基体上に誘電体層をに第2のバリア層を堆積するステップと、前記誘電体層に孔を形成するステップと、前記孔に金属を充填するステップと、化学気相堆積を用いて、前記孔に含む前記誘電体層上に第1のバリア層を堆積するステップと、スパッタエッチングを行って、前記孔の底部から前記第1のバリア層を除去するステップと、前記第1のバリア層及び前記誘電体層上に第2のバリア層を堆積するステップと、を有することを特徴とする方法。

IPC (2件)：

H01L 21/768 ,  H01L 21/3065

FI (2件)：

H01L 21/90 A ,  H01L 21/302 M

Fターム (60件)：

5F004AA12 ,  5F004DA23 ,  5F004DA24 ,  5F004DA25 ,  5F004DB00 ,  5F004DB07 ,  5F004DB08 ,  5F004DB10 ,  5F033HH11 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH27 ,  5F033HH28 ,  5F033HH29 ,  5F033HH30 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ11 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ20 ,  5F033JJ21 ,  5F033JJ27 ,  5F033JJ28 ,  5F033JJ29 ,  5F033JJ30 ,  5F033JJ32 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK11 ,  5F033MM01 ,  5F033MM02 ,  5F033MM08 ,  5F033MM12 ,  5F033MM13 ,  5F033NN05 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP14 ,  5F033PP27 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ14 ,  5F033QQ25 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ91 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR11 ,  5F033RR25 ,  5F033TT01 ,  5F033XX01 ,  5F033XX13 ,  5F033XX14