半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-221863
公開番号（公開出願番号）：特開平6-020465
出願日： 1991年09月02日
公開日（公表日）： 1994年01月28日
要約：

【要約】 (修正有)【構成】列線上の増幅手段は、電位を検出するための検出ノード、検出された電位を増幅しラッチするラッチノード、及びラッチノードと検出ノードとを分離するための分離手段を有し、メモリセルアレイの行及び列選択後ラッチノードと検出ノードとを接続するように分離手段の導通/非導通を制御する。また、テストモード指示信号に応答して、メモリセルアレイの内部データ伝達線に関連する列のすべてを内部データ伝達線へ接続する列接続手段、内部データ伝達線を所定電位にプリチャージするためのプリチャージ手段を有し、テストモード指示信号及び内部データ伝達線上の電位に応答して、接続された列に不良メモリセルが含まれるか否かを判別する。【効果】高速でデータの読出が可能であり、最大1行のメモリセルのテストを同時に実行することのできるためテスト時間が短縮される。

請求項（抜粋）：

行および列からなるマトリクス状に配列された複数のメモリセルを含むメモリセルアレイ、各々に前記マトリクスの一列のメモリセルが接続される複数の列線、内部書込データおよび内部読出データを伝達するための内部データ伝達線、与えられたアドレスに応答して列選択信号を発生するための列選択手段、前記列選択信号に応答して対応の列線を前記内部データ伝達線へ接続するための列接続手段、各前記列線に設けられ、対応の列線上の電位を検知し増幅するための増幅手段、前記増幅手段は該対応の列線上の電位を検出するための検出ノードと該検出された電位を増幅しかつラッチするためのラッチノードとを備えており、かつ前記ラッチノードは前記列接続手段に結合され、各前記増幅手段の前記ラッチノードと前記検出ノードとの間に設けられ、該ラッチノードと該検出ノードとを分離するための分離手段、与えられたアドレスに応答して前記マトリクスの対応の1行のメモリセルを選択するための行選択手段、および前記行選択手段による行選択および前記列選択信号発生後、前記ラッチノードと前記検出ノードとを接続するように分離制御信号を発生して前記分離手段へ与えるための制御手段を備える、半導体記憶装置。

IPC (2件)：

G11C 11/401 , G11C 29/00 303

引用特許：

審査官引用 (4件)

特開平1-264692
特開平4-319596
特開平3-095794

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